半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置，包括：具有表面且由SiC构成的半导体层；形成于所述半导体层的表层部的第一导电型的基体区域；隔着栅极绝缘膜而与所述基体区域对置的栅电极；形成于所述半导体层的表层部且形成所述半导体的所述表面的第二导电型的源极区域；形成于所述半导体层的所述表面上并与所述源极区域接触的源极配线；以覆盖所述栅电极的方式形成的绝缘膜；以及相对于所述基体区域而形成于所述半导体层的背面侧的第一导电型的漏极区域，所述源极配线具有多层构造，所述多层构造至少具有多晶硅层和金属层，且通过以使所述多晶硅层在所述半导体层的表面上与所述源极区域相接且不与所述漏极区域相接的方式依次层叠所述多晶硅层和所述金属层而得到。

【技术实现步骤摘要】
【专利说明】 本申请是申请号为200910262154. 7、申请日为2009年12月25日、专利技术名称为"半 导体装置"的申请的分案申请。
本专利技术设及使用了SiC的半导体装置。
技术介绍
近年来，作为实现高耐压、低通态电阻的下一代的功率设备材料，谈论使用 SiC(SiliconCarbide;碳化娃）。 此外，作为用于功率设备的微细化及降低通态电阻的构造，已知有沟槽栅极构造。 例如，在功率M0SFET中，采用沟槽栅极构造成为主流。 图15是现有的具有沟槽栅极型VDM0SFET的SiC半导体装置的示意剖视图。 半导体装置201具备形成半导体装置201的基体的N+型的SiC基板202。在 SiC基板202的Si面（娃面）之上层叠有由渗杂有比SiC基板202低浓度的N型杂质的 SiC(SiliconCarbide:碳化娃）构成的、N^型的外延层 203。外延层203的基层部成为原 样维持外延成长后的状态的、N-型的漏极区域204。此外，在外延层203的漏极区域204之 上，与漏极区域204相接地形成有P型的基体区域205。 在外延层203上，从其表面217 (Si面）向下挖掘形成有栅极沟槽206。栅极沟槽 206在层厚方向上贯通基体区域205,其最深部（底面216)到达漏极区域204。 在栅极沟槽206内，W覆盖栅极沟槽206的内面整个区域的方式形成有由Si化构 成的栅极绝缘膜207。 而且，通过将栅极绝缘膜207的内侧由高浓度地渗杂有N型杂质的多晶娃材料完 全填埋，栅极沟槽206内埋设栅电极208。 在外延层203的表层部，在相对于栅极沟槽206与栅极宽度正交的方向（图15的 左右方向）的两侧，形成有N+型的源极区域209。源极区域209沿栅极沟槽206在沿栅极 宽度的方向上延伸，其底部与基体区域205相接。 此外，在外延层203形成有从其表面217贯通与栅极宽度正交的方向上的源极区 域209的中央部、且与基体区域205连接的P+型的基体接触区域210。 在外延层203之上层叠有由Si〇2构成的层间绝缘膜211。在层间绝缘膜211之上 形成有源极配线212。源极配线212具有；经由形成于层间绝缘膜211的接触孔213而与 源极区域209及基体接触区域210接触的娃化镶层218和形成在娃化镶层218之上的侣层 219。SiC基板202的背面（碳面；C面）形成有漏极配线215。漏极配线215具有；与 SiC基板202接触的娃化镶220和形成在娃化镶220之上的侣层221。 在形成源极配线212时，首先，利用瓣射法，在外延层203中渗杂有杂质的区域 (杂质区域）的表面（源极区域209及基体接触区域210的表面）堆积Ni。接下来，为了 将Ni与杂质区域欧姆（才一Sッ夕）接合，通过高温（例如，1000°C左右）热处理，使SiC中的Si与Ni反应，而将Ni娃化。由此，形成娃化镶层218。然后，利用瓣射法，在娃化镶层 218上堆积A1。由此，形成侣层219,从而形成源极配线212。而且，漏极配线215也W与源 极配线212同样的方法来形成。 娃化镶层218的形成时，在娃化镶层218的表面及与娃化镶层218的杂质区域的 界面附近，SiC中的残留碳（C)析出，形成含有较多C的碳层。而且，由于碳层缺乏与金属 或SiC的密接性，因此在侣层219与娃化镶层218之间、娃化镶层218与杂质区域之间产生 层剥离。此种不良状况，对于漏极配线215也是同样。
技术实现思路
本专利技术的目的在于确保接触配线相对于SiC中的杂质区域的欧姆接合，并且能够 提高接触配线的连接可靠性的半导体装置。 本专利技术的上述的或其他的目的、特征及效果参照附图由下面记载的实施方式的说 明来明确。 本专利技术的一实施方式所设及的半导体装置包括；具有表面且由SiC构成的半导体 层；形成于所述半导体层的表层部的第一导电型的基体区域；隔着栅极绝缘膜而与所述基 体区域对置的栅电极；形成于所述半导体层的表层部，且形成所述半导体的所述表面的第 二导电型的源极区域；形成于所述半导体层的所述表面上，并与所述源极区域接触的源极 配线；W覆盖所述栅电极的方式形成的绝缘膜；W及相对于所述基体区域而形成于所述半 导体层的背面侧的第一导电型的漏极区域，所述源极配线具有多层构造，所述多层构造至 少具有多晶娃层和金属层，且通过W使所述多晶娃层在所述半导体层的表面上与所述源极 区域相接且不与所述漏极区域相接的方式依次层叠所述多晶娃层和所述金属层而得到。 本专利技术的一实施方式所设及的半导体装置包括；由SiC构成的半导体层；通过在 所述半导体层中渗杂杂质而形成的杂质区域；形成于所述半导体层上，并与所述杂质区域 接触的接触配线，所述接触配线与所述杂质区域接触的接触部分具有多晶娃层，在所述多 晶娃层上具有金属层。 根据该结构，在由SiC构成的半导体层上，通过渗杂杂质而形成杂质区域。接触配 线与杂质区域接触。接触配线在与杂质区域的接触部分具有多晶娃层，在多晶娃层上具有 金属层。 多晶娃可W与SiC中渗杂了杂质的区域（杂质区域）之间形成良好的欧姆接合。 因此，可W省略金属层与杂质区域直接接触的构造中不可缺少的娃化物化。从而，可W防止 多晶娃层的表面及多晶娃层的与杂质区域的界面附近产生碳层。 其结果，能够抑制多晶娃层与金属层之间及多晶娃层与杂质区域之间的层剥离。 从而，能够提高接触配线的连接可靠性。 此外，所述半导体装置优选包括；从所述半导体层的表面掘下的栅极沟槽；在所 述半导体层中形成于所述栅极沟槽的侧方的第一导电型的基体区域；形成于所述栅极沟槽 的内面上的栅极绝缘膜；经由所述栅极绝缘膜而埋设于所述栅极沟槽的栅电极，所述杂质 区域为在所述基体区域的表层部中与所述栅极沟槽相邻地形成的第二导电型的源极区域， 所述接触配线为与所述源极区域接触的源极配线。 在该构成中，从半导体层的表面挖下形成栅极沟槽。在半导体层中，在栅极沟槽的 侧方形成第一导电型的基体区域。在基体区域的表层部，与栅极沟槽相邻地形成第二导电 型的源极区域。源极配线与该源极区域接触。此外，在栅极沟槽的底面及侧面上，形成栅极 绝缘膜。此外，栅电极经由栅极绝缘膜埋设于栅极沟槽。由此，在该半导体装置中，形成具有栅电极（Metal)经由栅极绝缘膜的栅极 沟槽的侧面上的部分（Oxide)与基体区域（Semicon化ctor)对置的M0S(MetalOxide Semiconductor)构造的沟槽栅极型VDMOS阳T(Ve;rticalDoubleDiffusedMOS阳T)。 在该半导体装置中，源极区域为所述杂质区域，源极配线为所述接触配线。目P，源 极配线在与源极区域接触的接触部分具有多晶娃层。而且，多晶娃的覆盖性优良，因此W填 满接触孔的方式来形成多晶娃层，从而能够提高源极配线的覆盖性（coverage)。其结果，能 够提高源极配线的连接可靠性。 此外，所述半导体装置可W是包括：形成于所述半导体层的表层部的第一导电型 的基体区域；形成在所述半导体层的表面上的栅极绝缘膜；形成在所述栅极绝缘膜上，且 隔着所述栅极绝缘膜而与所述基体区域对置的栅电极，所述杂质区域为在所述基体区域的 表层部形成的第二导电型的源极区域，所述接触配线为与所述源极区域接触本文档来自技高网...

【技术保护点】
一种半导体装置，其中，包括：具有表面且由SiC构成的半导体层；形成于所述半导体层的表层部的第一导电型的基体区域；隔着栅极绝缘膜而与所述基体区域对置的栅电极；形成于所述半导体层的表层部，且形成所述半导体的所述表面的第二导电型的源极区域；形成于所述半导体层的所述表面上，并与所述源极区域接触的源极配线；以覆盖所述栅电极的方式形成的绝缘膜；以及相对于所述基体区域而形成于所述半导体层的背面侧的第一导电型的漏极区域，所述源极配线具有多层构造，所述多层构造至少具有多晶硅层和金属层，且通过以使所述多晶硅层在所述半导体层的表面上与所述源极区域相接且不与所述漏极区域相接的方式依次层叠所述多晶硅层和所述金属层而得到。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：中野佑纪，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：日本;JP