一种制作半导体器件的方法技术

本发明专利技术公开了一种制作半导体器件的方法，根据本发明专利技术的制作方法提出了在浅沟槽隔离材料层的顶部离子掺杂注入碳以形成浅沟槽隔离结构的方法，由于碳掺杂形成的低k介电常数的浅沟槽隔离结构形成在浮栅与浮栅的间隔中，浮栅与浮栅之间的耦合减小，从而减少了半导体器件中的干扰机制。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种用于NOR Flash的隔离结构的制作方法。
技术介绍
存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30 %，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM (随机存储器)、SRAM (静态随机存储器)、DRAM (动态随机存储器)和FRAM(铁电存储器)等。其中，闪存存储器即FLASH，其成为非易失性半导体存储技术的主流，即使在供电电源关闭后仍能保持片内信息；在存储器电可擦除和可重复编程，而不需要特殊的高电压；闪存存储器具有成本低、密度大的特点。其独特的性能使其广泛的运用于各个领域，包括嵌入式系统，如PC及设备、电信交换机、蜂窝电话、网络互连设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储器类产品。在各种各样的FLASH器件中，嵌入式闪存器件是片上系统(SOC)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。可扩展性(scalablity)是闪存存储器技术发展的关键因素，随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，对于具有自对准浮栅(self aligned floating gate)的闪存存储器,浮栅与浮栅之间的距离越来越小，这将产生干扰机制限制闪存存储区的性能。浮栅与浮栅之间的稱合是干扰机制(disturb mechanisms)产生的主要原因。因此,浮栅与浮栅之间的率禹合是闪存存储器技术发展的关键因素。目前采用HARP (high aspect rat1 process)制作工艺在浅沟槽中填充氧化物以形成浅沟槽隔离结构(STI)，该浅沟槽隔离结构中氧化物的介电常数约为3.9，浮栅与浮栅之间的间距越小，浮栅和浮栅之间的耦合就越大。具体的，耦合的结果C=ks/d，其中k为浅沟槽填充氧化物的介电常数，s为浅沟槽隔离结构的面积，d为浮栅与浮栅之间沟槽隔离结构的长度，随着浮栅和浮栅之间距离的缩小，浮栅之间的耦合将引起更强的干扰机制。因此，需要一种新的制作半导体器件的方法，以解决现有技术中的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了，包括:提供半导体衬底，在所述半导体衬底上依次形成垫氧化层和垫氮化物层；刻蚀所述垫氮化物层、所述垫氧化层和所述半导体衬底，以形成浅沟槽；在所述浅沟槽中填充隔离材料层，所述隔离材料层的表面与所述垫氮化物层的表面平齐；执行离子掺杂注入步骤；去除所述氮化物层和所述垫氧化层，以露出所述半导体衬底；在露出的所述半导体衬的表面上形成隧穿氧化物层；在所述隧穿氧化物层上形成浮栅；回刻蚀去除部分的所述隔离材料层。优选地，还包括在回刻蚀去除部分的所述隔离材料层之后在所述半导体衬底上依次形成栅介电层和控制栅极材料层的步骤。优选地，还包括在形成所述栅介电层和所述控制栅极材料层之后执行刻蚀工艺以形成栅极堆叠结构的步骤。优选地，所述离子掺杂注入的掺杂剂包括碳、硼、磷或者氟中的一种或者几种。优选地，所述离子掺杂注入的注入能量为2KeV?200KV，注入的掺杂剂的剂量为IXe12 ?5Xe16 原子 /cm2。优选地，还包括在执行所述离子掺杂注入之后执行退火工艺的步骤优选地，所述退火工艺的反应温度为700°C至1100°C，所述退火工艺的反应时间为 1s 至 80s。优选地，所述垫氧化层的厚度为30埃至200埃，所述垫氮化物层的厚度为500埃至2000埃。综上所述，根据本专利技术的制作方法提出了在浅沟槽隔离材料层的顶部离子掺杂注入碳以形成浅沟槽隔离结构的方法，由于碳掺杂形成的低k介电常数的浅沟槽隔离结构形成在浮栅与浮栅的间隔中，浮栅与浮栅之间的耦合减小，从而减少了半导体器件中的干扰机制。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1A-1K为根据本专利技术一个实施方式制作闪存存储器中的浮栅结构的相关步骤所获得的器件的剖面结构示意图；图2为根据本专利技术一个实施方式制作闪存存储器中的浮栅结构的工艺流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底了解本专利技术，将在下列的描述中提出详细的步骤，以便说明本专利技术是如何解决目前存在的问题。显然本专利技术的较佳实施例详细的描述如下，然而去除这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。下面将结合图1A-1K对本专利技术回刻蚀非易失性存储器的STI区域中的氧化物层的制作方法进行详细描述，图1A-1K为根据本实施例回刻蚀非易失性存储器的STI区域中的氧化物层的过程中存储器的结构截面图。如图1A所示，提供半导体衬底100，在所述半导体的衬底100中形成有阱。所述半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI )、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。提供一包括有源区的半导体硅衬底100，在半导体衬底100上形成衬垫(pad)氧化层101，其主要材料为二氧化硅。该垫氧化层可通过热氧化法形成，一般厚度为30?200埃，其主要作为隔离层以保护有源区在去除氮化硅时不受化学沾污(即作为隔离氧化层)。在垫氧化层101上形成垫氮化物层102，氮化物层102的材料优选氮化硅层，可以采用炉管沉积方法或者低压化学气相沉积法形成垫氮化物层，其厚度一般为500?2000埃，该垫氮化物层102主要用于在浅沟槽隔离结构中沉积本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，包括：提供半导体衬底，在所述半导体衬底上依次形成垫氧化层和垫氮化物层；刻蚀所述垫氮化物层、所述垫氧化层和所述半导体衬底，以形成浅沟槽；在所述浅沟槽中填充隔离材料层，所述隔离材料层的表面与所述垫氮化物层的表面平齐；执行离子掺杂注入步骤；去除所述氮化物层和所述垫氧化层，以露出所述半导体衬底；在露出的所述半导体衬底的表面上形成隧穿氧化物层；在所述隧穿氧化物层上形成浮栅；回刻蚀去除部分的所述隔离材料层。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31