半导体装置及其制造方法制造方法及图纸

半导体装置具备比超结构造高杂质浓度的深层(18)。所述深层从距半导体层(5)的表面为规定深度的位置形成，与高杂质层(10)相接并与所述超结构造相接。从衬底法线方向来看，所述深层和表面电极(12)中的与所述高杂质层相接的部分中成为最外周侧的第1端部(P1)与所述高杂质层中的外周侧的端部之间重叠。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置及其制造方法关联申请的相互参照本公开基于2012年12月4日申请的日本申请第2012－265310号、2012年12月4日申请的日本申请第2012－265311号、2013年10月15日申请的日本申请第2013－214758号、以及2013年10月15日申请的日本申请第2013－214759号，这里援用其记载内容。
本公开涉及具有超结(superjunction)(以下称作SJ)构造的半导体装置及其制造方法。
技术介绍
在将纵型构造的Double-DiffusedMOSFET(DMOS，双扩散MOSFET)形成于单元(cell)区域的半导体装置中，有将单元区域的外周包围的外周区域的耐压层仅由低杂质浓度的n-型外延层形成的半导体装置。该半导体装置中，在DMOS的恢复(recovery)动作时，注入电荷(注入载流子)从n-型外延层朝向p型体层(bodylayer)中的与源极电极之间的接触部被直线排出。此外，在将纵型构造的DMOS形成于单元区域的其他半导体装置中，将位于单元区域的外周的外周区域的耐压构造用比较高浓度的p型表面电场缓和(resurf)层构成，利用p型表面电场缓和层来确保耐压(breakdownvoltage，击穿电压)。因此，在将形成于单元区域的DMOS设为沟槽栅型的情况下，做成将最外周侧的沟槽栅的端部用p型表面电场缓和层覆盖的构造。另一方面，在将SJ构造的MOSFET形成于单元区域的半导体装置中，与形成有MOSFET的单元区域同样，外周区域的耐压层也由p型柱(column)和n型柱交替重复的PN柱形成(例如参照专利文献1及专利文献2)。因此，在SJ构造的MOSFET的恢复动作时，注入电荷经过PN柱朝向p型体层中的与源极电极之间的接触部排出。此外，在具备SJ构造的外周区域，能够利用SJ构造保持耐压。因而，在外周区域具备的p型表面电场缓和层也不需要为高浓度，成为沟槽栅也不被浓的p型表面电场缓和层覆盖的构造。现有技术文献专利文献专利文献1：特开2006－278826号公报(与US2006/0220156A1对应)专利文献2：特开2004－134597号公报(与US6，825，537B2对应)
技术实现思路
专利技术要解决的课题如上述那样，在DMOS中，在恢复动作时，注入电荷从n-型外延层朝向p型体层中的与源极电极之间的接触部直线排出。因此，注入电荷不比较集中地排出。但是，在SJ构造的MOSFET中，在恢复动作时，注入电荷虽然经过PN柱朝向p型体层中的与源极电极之间的接触部排出，但容易在p型半导体中漂移。因此，如图33的箭头所记载那样，注入电荷不跨n型柱J1而从p型柱J2向衬底表面侧脱离，经由外周区域的p型表面电场缓和层J3从p型体层J4中的与源极电极J5之间的接触部排出。因而，SJ构造的MOSFET与DMOS相比注入电荷容易集中，存在p型体层J4与源极电极J5之间的边界位置或栅极布线J6下方的栅极绝缘膜J7等被破坏的问题。特别是，在源极电极J5中与p型体层J4之间的接触部位中的最外周侧的端部，发热变大，容易被破坏。另外，这里，举出SJ构造的MOSFET为例进行了说明，但对于纵型的SJ构造的二极管也存在同样的问题。用于解决问题的手段本公开的目的在于，提供一种半导体装置，其具有SJ构造，使注入电荷的集中缓和，能够抑制元件的破坏。此外，目的还在于提供这样的半导体装置的制造方法。本开示的第1方式的半导体装置，具备第1导电型的半导体衬底、超结构造、半导体层、第2导电型的高杂质层、表面电极、背面电极、以及第2导电型的深层。所述半导体衬底具有表面及背面。所述超结构造在所述半导体衬底的表面侧具有第1导电型柱及第2导电型柱与所述半导体衬底的表面平行地重复的重复构造。将所述半导体衬底的外周侧设为外周区域，将所述外周区域的内侧设为形成纵型半导体元件的单元区域，所述半导体层在所述单元区域以及所述外周区域形成在所述超结构造之上。所述高杂质层，在所述单元区域形成于所述超结构造之上的所述半导体层，相比于所述半导体层被设为高杂质浓度。所述表面电极，从所述单元区域进入所述外周区域而形成，与所述高杂质层相接而形成。所述背面电极与所述半导体衬底的背面侧电连接。所述深层，与所述超结构造相比杂质浓度高，从距所述半导体层的表面为规定深度的位置形成，与所述高杂质层相接并与所述超结构造相接，从衬底法线方向来看，和所述表面电极中的与所述高杂质层相接的部分中成为最外周侧的第1端部与所述高杂质层中的外周侧的端部之间重叠而形成。所述第1方式的半导体装置，具备深层，该深层接触于高杂质层及超结构造，从衬底法线方向来看，该深层与从第1端部至高杂质层的端部之间重叠，并且，该深层的第2导电型杂质浓度比SJ构造高。由此，所述半导体装置能够缓和注入电荷的集中而抑制元件的破坏。在所述第1方式的半导体装置的制造方法的一例中，准备所述半导体衬底，形成在所述半导体衬底的表面侧具有所述第1导电型柱以及所述第2导电型柱的超结构造；利用所述深层的预定形成区域开口的掩模将第2导电型杂质离子注入，从而在所述超结构造的表层部形成杂质注入层；在形成了所述杂质注入层的所述超结构造的表面使所述第2导电型层外延生长，并且通过热处理使所述杂质注入层内的杂质热扩散而形成所述深层。这样，如果使得在超结构造的表层部形成杂质注入层，则可以不进行高加速离子注入，因此能够提高生产能力(throughput)，能够实现制造工序的简略化。在所述第1方式的半导体装置的制造方法的其他例中，准备所述半导体衬底；形成在所述半导体衬底的表面侧具有所述第1导电型柱以及所述第2导电型柱的超结构造；在所述超结构造的表面形成所述第2导电型层；利用所述深层的预定形成区域开口的掩模，从所述第2导电型层之上将第2导电型杂质进行高加速离子注入，从而形成所述深层。这样，还能够从第2导电型层之上将第2导电型杂质进行高加速离子注入。该情况下，由于不在通过离子注入产生了晶体缺陷的表面进行外延生长，所以能够得到结晶性更好的半导体元件。本开示的第2方式的半导体装置，具备第1导电型的半导体衬底、超结构造、半导体层、第1导电型的源极区域、栅极绝缘膜、栅极电极、第2导电型的高杂质层、表面电极、背面电极以及第2导电型的深层。所述半导体衬底具有表面及背面。所述超结构造，在所述半导体衬底的表面侧，具有第1导电型柱及第2导电型柱在平行于所述半导体衬底的表面的一方向上重复的重复构造。所述半导体层，将所述半导体衬底的外周侧设为外周区域，将所述外周区域的内侧设为形成纵型半导体元件的单元区域，在所述单元区域以及所述外周区域形成在所述超结构造之上。所述源极区域，在所述单元区域形成于所述半导体层的表层部。所述栅极绝缘膜，形成于将所述源极区域以及所述半导体层贯通并到达所述第1导电型柱、以一方向为长度方向而从所述单元区域朝向所述外周区域延伸设置的沟槽的表面。所述栅极电极在所述沟槽内形成于所述栅极绝缘膜的表面。所述高杂质层，在所述单元区域形成于所述半导体层，与所述超结构造相比被设为高杂质浓度。所述表面电极，从所述单元区域进入所述外周区域而形成，构成与所述高杂质层以及所述源极区域相接而形成的源极电极。所述背面电极构成与所述半导体衬底的背面侧电连接的漏极电极。所述深层本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：第1导电型的半导体衬底(3)，具有表面及背面；超结构造(4)，在所述半导体衬底的表面侧，具有第1导电型柱(4b)及第2导电型柱(4a)平行于所述半导体衬底的表面而重复的重复构造；半导体层(5)，将所述半导体衬底的外周侧作为外周区域(2)，将所述外周区域的内侧作为形成纵型半导体元件的单元区域(1)，所述半导体层(5)在所述单元区域以及所述外周区域形成在所述超结构造之上；第2导电型的高杂质层(10)，在所述单元区域形成于所述超结构造之上的所述半导体层，与所述半导体层相比杂质浓度高；表面电极(12)，从所述单元区域进入所述外周区域而形成，且与所述高杂质层相接而形成；背面电极(13)，与所述半导体衬底的背面侧电连接；以及第2导电型的深层(18)，与所述超结构造相比杂质浓度高，从距所述半导体层的表面为规定深度的位置形成，与所述高杂质层相接并与所述超结构造相接，从衬底法线方向来看，所述第2导电型的深层(18)与第1端部(P1)和所述高杂质层的外周侧的端部之间重叠而形成，所述第1端部(P1)是所述表面电极中的与所述高杂质层相接的部分中成为最外周侧的端部。

【技术特征摘要】
【国外来华专利技术】2012.12.04 JP 2012-265310;2012.12.04 JP 2012-265311.一种半导体装置，其特征在于，具备：第1导电型的半导体衬底(3)，具有表面及背面；超结构造(4)，在所述半导体衬底的表面侧，具有第1导电型柱(4b)及第2导电型柱(4a)平行于所述半导体衬底的表面而重复的重复构造；半导体层(5)，将所述半导体衬底的外周侧作为外周区域(2)，将所述外周区域的内侧作为形成纵型半导体元件的单元区域(1)，所述半导体层(5)在所述单元区域以及所述外周区域形成在所述超结构造之上；第2导电型的高杂质层(10)，在所述单元区域形成于所述超结构造之上的所述半导体层，与所述半导体层相比杂质浓度高；表面电极(12)，从所述单元区域进入所述外周区域而形成，且与所述高杂质层相接而形成；背面电极(13)，与所述半导体衬底的背面侧电连接；以及第2导电型的深层(18)，与所述超结构造相比杂质浓度高，该第2导电型的深层(18)不耗尽，且形成于比所述半导体层的表面更深的位置，与所述高杂质层相接并与所述半导体层及所述超结构造相接，从衬底法线方向来看，所述第2导电型的深层(18)与第1端部(P1)和所述高杂质层的外周侧的端部之间重叠而形成，所述第1端部(P1)是所述表面电极中的与所述高杂质层相接的部分中成为最外周侧的端部，所述深层被所述高杂质层、所述半导体层以及所述超结构造包围。2.如权利要求1记载的半导体装置，所述半导体层是在所述外周区域构成表面电场缓和层的第2导电型层。3.如权利要求1或2记载的半导体装置，所述深层将所述表面电极的外缘部包围1周而形成。4.如权利要求1或2记载的半导体装置，所述深层与所述高杂质层相比杂质浓度低。5.如权利要求1或2记载的半导体装置，所述深层的第2导电型杂质浓度为1×1017cm-3以上。6.如权利要求1或2记载的半导体装置，所述深层距所述半导体层的表面的中心深度为2μm以上。7.如权利要求1或2记载的半导体装置，所述纵型半导体元件是以所述表面电极为源极电极、以所述背面电极为漏极电极的MOSFET；在所述单元区域，具备以平行于所述半导体衬底的表面的一方向为长度方向而延伸设置的栅极电极(9)，并且，与所述表面电极相接的第1导电型的源极区域(6)以与所述栅极电极相同的方向为长度方向而形成；在所述外周区域，在比所述第1端部靠外周侧，在所述高杂质层以及所述超结构造之上具备与所述栅极电极连接的栅极布线层(15)。8.如权利要求7记载的半导体装置，相比于所述表面电极中最外周侧的端部和连接于所述栅极布线层的栅极焊盘(17)中最外周侧的端部之中任一位于最外周侧的端部，所述深层的外周侧的端部被配置在内侧。9.如权利要求8记载的半导体装置，所述表面电极和所述栅极焊盘离开间隔而配置；从所述衬底法线方向来看，所述深层沿所述表面电极和所述栅极焊盘的边界形成。10.如权利要求8记载的半导体装置，从所述衬底法线方向来看，所述深层包围所述栅极焊盘的外缘部而形成。11.如权利要求1或2记载的半导体装置，所述纵型半导体元件是以所述表面电极为阳极电极、以所述背面电极为阴极电极的二极管；在所述单元区域，所述高杂质层作为阳极接触件而形成。12.如权利要求1或2记载的半导体装置，所述深层的外周侧的端部比所述第1端部靠内周侧4μm～13μm。13.如权利要求1或2记载的半导体装置，所述高杂质层在所述半导体衬底的平面方向上被截断，在该被截断的部位也形成有所述深层。14.一种半导体装置的制造方法，制造权利要求1至12中任一项记载的半导体装置，其特征在于，包括以下工序：准备所述半导体衬底；在所述半导体衬底的表面侧形成具有所述第1导电型柱以及所述第2导电型柱的超结构造；利用所述深层的预定形成区域开口的掩模将第2导电型杂质离子注入，从而在所述超结构造的表层部形成杂质注入层(23)；在形成了所述杂质注入层的所述超结构造的表面使所述半导体层外延生长，并且通过热处理使所述杂质注入层内的杂质热扩散而形成所述深层。15.一种半导体装置的制造方...

【专利技术属性】
技术研发人员：利田祐麻，赤木望，林敬太，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：日本;JP