具有富锗有源层与掺杂的过渡层的半导体器件制造技术

本发明专利技术描述了由富Ge器件层制成的半导体器件堆叠体和器件。富Ge器件层设置在衬底上方，并且p型掺杂的Ge蚀刻抑制层(例如，p型SiGe)设置于其间，以在比器件层更富含Si的牺牲半导体层的去除期间抑制富Ge器件层的蚀刻。Ge在诸如氢氧化物水溶液化学物质的湿法蚀刻剂中的溶解速率可能随着掩埋p型掺杂半导体层被引入到半导体膜堆叠体中而显著减小，从而改进了蚀刻剂对富Ge器件层的选择性。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及半导体器件领域，并且具体而言，涉及具有锗(Ge)有源层的半导体器件。
技术介绍
过去几十年中，集成电路中的特征的缩放已经实现了半导体芯片上的功能单元密度的增大。例如，缩小晶体管尺寸允许在芯片上包含更大数量的存储器器件，从而制备出具有增大的容量的产品。在集成电路器件的场效应晶体管(FET)的制造中，除了硅以外的半导体晶体材料会是有利的。一个这种材料的示例是Ge，其相对于硅提供了许多可能的有利特征，例如但不限于高电荷载流子(空穴)迀移率、带隙偏移、不同晶格常数以及与硅构成合金以形成SiGe的半导体二元合金的能力。在现代晶体管设计中使用Ge的一个问题是现今针对这些年大幅缩放的硅FET所获得的极精细特征(例如，22nm及以下)现在难以在Ge中获得，常常使得可能的基于材料的性能在以未大幅缩放的形式被实施时被冲抵。缩放的困难与Ge的材料性质有关，并且更具体地是蚀刻SiGe中的困难，SiGe常常被用作Ge有源层(例如，晶体管沟道层)与下层硅衬底材料之间的中间层，并且相对于Ge具有足够的选择性，以便在不侵蚀精细印刷的Ge有源层特征的情况下去除SiGe。因此实现高SiGe:Ge选择性蚀刻的材料堆叠体架构和蚀刻技术是有利的。【附图说明】图1A示出了根据本专利技术的实施例的包括设置在δ掺杂的P型过渡层之上的锗器件层的半导体层堆叠体的截面图；图1B示出了根据本专利技术的实施例的包括δ掺杂的P型过渡层的半导体层堆叠体的掺杂剂浓度沿深度分布的曲线图；图2Α和2Β示出了根据本专利技术的实施例的图2Α中所描绘的半导体层堆叠体的局部生长的截面图；图3Α和3Β示出了根据本专利技术的另一个实施例的采用图1A的半导体堆叠体的平面半导体器件的制备中的截面图；图4A-4C示出了根据本专利技术的实施例的表示制备采用图1A的半导体堆叠体的非平面半导体器件的方法中的各种操作的角视图；图5Α示出了根据本专利技术的实施例的采用图1A的半导体堆叠体的纳米线或纳米带半导体器件的等距截面图；图5Β示出了根据本专利技术的实施例的图5Α的基于纳米线的半导体结构的截面沟道视图；图5C示出了根据本专利技术的实施例的图5Α的基于纳米线的半导体结构的截面图；图6A-6D示出了根据本专利技术的实施例的表示制备纳米线半导体器件的方法中的各种操作的等距截面图，所述纳米线半导体器件在工艺中的至少一点处具有设置在P掺杂的过渡层之上的锗器件层；以及图7示出了根据本专利技术的一种实施方式的计算设备。【具体实施方式】描述了具有设置在掺杂半导体过渡层之上的富Ge有源层的半导体器件。在以下描述中，阐述了许多细节，然而，对于本领域技术人员而言显而易见的是，在没有这些具体细节的情况下也可以实践本专利技术。在一些实例中，公知的方法和设备以框图的形式而不是以细节的形式示出，以避免使本专利技术难以理解。在整个说明书中，对“实施例”的引用表示结合实施例所描述的特定特征、结构、功能或特性包括在本专利技术的至少一个实施例中。因此，在整个说明书中的各处出现的短语“在实施例中”不一定指代本专利技术的同一个实施例。此夕卜，特定特征、结构、功能或特性可以采用任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要未指定这两个实施例是互斥的。术语“耦合”和“连接”及其衍生词在本文中可以用于描述部件之间的结构关系。应该理解，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理接触或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接地(其间具有其它中间元件)物理接触或电接触，和/或指示两个或更多元件彼此配合或相互作用(例如，如在因果关系中)。如本文中使用的术语“在…之上”、“在…之下”、“在....之间”和“在…上”指代一个材料层或部件相对于其它层或部件的相对位置。例如，设置在一个层之上(上方)或之下(下方)的另一个层可以与该层直接接触，或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层直接接触，或可以具有一个或多个中间层。相比之下，第二层“上”的第一层与该第二层直接接触。相似地，除非另外明确规定，否则设置在两个相邻特征之间的一个特征可以与相邻特征直接接触，或可以具有一个或多个中间特征。本文中描述的一个或多个实施例采用硅上锗(Ge上Si)衬底器件架构，其进一步采用设置在富Ge器件层与Si衬底之间的过渡层，该过渡层被掺杂以提高富Ge器件层对被用来去除器件堆叠体的由比器件层中的Ge少的Ge组成的其它半导体层的蚀刻剂的阻力。在实施例中，P型掺杂的半导体过渡层设置在富Ge器件层与Si衬底之间。这种布置可以以基于锗的晶体管的形式用作平面器件、基于鳍状物或三栅极的器件、以及环绕栅极器件(例如，纳米线器件)。更具体地，一个或多个实施例针对执行从Ge/SiGe、Ge/S1、SiGe/SiGe或SiGe/Si多层堆叠体中释放矩形含Ge纳米线或纳米带。本文中描述的一个或多个实施例利用P型δ掺杂的掩埋半导体层来增强上覆富Ge器件层对用于从半导体器件堆叠体中去除诸如具有相对较低Ge含量的一个或多个SiGe(或纯Si)层(S卩，比器件层更富含Si)之类的其它材料的特定湿法蚀刻剂的阻力，由此提高对纯Ge器件层或更富含Ge的SiGe器件层的蚀刻工艺选择性。在实施例中，已经发现P型掺杂的掩埋层的存在提高了富Ge器件层对Ge器件层底切和/或释放工艺期间(例如，对于栅极全包围器件或纳米线/纳米带器件)所采用的SiGe的湿法蚀刻剂的阻力，由此保留了精细的富Ge纳米线几何形状。专利技术人已经发现对于对暴露的Ge层(或相对富含Ge的SiGe层)中的表面原子的氧化状态敏感的特定湿法蚀刻剂，Ge的溶解可能随着掩埋P型掺杂半导体层被引入半导体薄膜堆叠体中而急剧下降。尽管不受理论约束，但(多个)富Ge器件层的提高的蚀刻阻力当前至少部分归因于富Ge器件层与掩埋P型掺杂层之间的电耦合，并且富Ge器件层内的电荷和电子状态由P型掺杂掩埋层中的电荷和电子状态来调制，由此改变了影响的Ge溶解的电过程。在暴露于蚀刻剂的富Ge器件层与掩埋P型掺杂层之间的材料层未掺杂的情况下(S卩，本征掺杂浓度)，P型掺杂层可以在器件层之下向下移(例如，50-100nm或更大)，并且例如在被暴露于SiGe的湿法蚀刻剂时仍然抑制上覆富Ge半导体器件层的蚀刻。在一个或多个实施例中，P型δ掺杂的掩埋层设置在半导体器件堆叠体的也可以是δ掺杂层的η型亚沟道泄漏抑制层上方。在P型掺杂层设置在η型掺杂泄漏抑制层之上的情况下，掺杂材料的厚片可以形成掺杂偶极子。与由掺杂偶极子产生的导带不连续性相关联的整流特性在所观察到的Ge蚀刻抑制中也起到一定作用。在富Ge器件层与掩埋P型掺杂层之间的材料层未掺杂(例如本征)的情况下，可以利用δ掺杂的P型掺杂层来实现Ge蚀刻抑制，δ掺杂的P型掺杂层的掺杂剂浓度确保移动电荷被下层η型掺杂泄漏抑制层完全耗尽，以使P型掺杂层的存在不会有害地增大FET器件的源极与漏极之间的亚沟道泄漏。在实施例中，P型δ掺杂的掩埋层在热处理期间(例如，在SiGe相对于Ge的选择性蚀刻之后)可以经历迀移/扩散并且延伸到大于15nm，但仍不能完全补偿泄漏抑制层中的η型掺杂剂，实现了制备期间的Ge蚀刻抑制以及完成的FET器件中的泄本文档来自技高网...

【技术保护点】
一种半导体器件堆叠体，包括：设置在硅(Si)衬底上方的富锗(Ge)器件层；SiGe过渡层，其设置在所述衬底上方、并且设置在所述器件层下方；p型δ掺杂的SiGe层，其设置在所述衬底上方、并且设置在所述过渡层下方；n型SiGe层，其设置在所述衬底上方、并且设置在所述p型δ掺杂的SiGe层下方；以及一个或多个SiGe缓冲层，其设置在所述衬底上方、并且设置在所述n型SiGe层下方。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：W·拉赫马迪，V·H·勒，R·皮拉里塞泰，J·S·卡治安，M·C·弗伦奇，A·A·布德雷维赫，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US