半导体器件及其制造方法技术

提供了一种半导体器件及其制造方法。一示例方法可以包括：在SOI衬底上形成沿第一方向延伸的多条鳍线，其中SOI衬底包括支撑衬底、埋入绝缘层和SOI层，且在形成鳍线之后留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸；在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交；在栅极线的侧壁上形成电介质侧墙；在SOI层以及鳍线未被栅极线和侧墙覆盖的表面上外延生长半导体层；以及在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且至少一条鳍线被相应的绝缘隔离部分为两个或更多部分。

【技术实现步骤摘要】

本申请涉及半导体领域，更具体地，涉及一种包括鳍的。
技术介绍
随着半导体器件的集成密度日益提高，FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括:衬底101 ;在衬底101上形成的鳍102 ;与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104 ;以及隔离层105。在该FinFET中，在栅电极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。在图1的示例中，FinFET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FinFET。另外，也可通过在鳍102的顶壁与栅电极103之间设置高厚度电介质层(例如氮化物)来形成2栅FinFET，此时在鳍102的顶壁上不会产生沟道。随着器件的不断小型化，鳍的尺寸越来越小。例如，在22nm节点技术中，鳍的宽度可以为约10-30nm。要针对如此小的鳍，准确实现源/漏接触部相当困难。另外，如此小的鳍在制造过程中非常容易坍塌，特别是在SOI (绝缘体上半导体)晶片上形成尺寸越来越小的鳍时。
技术实现思路
本公开的目的至少部分地在于提供一种，以克服现有技术中的上述困难。根据本公开的一个方面，提供了一种制造半导体器件的方法，包括:在SOI衬底上形成沿第一方向延伸的多条鳍线，其中SOI衬底包括支撑衬底、埋入绝缘层和SOI层，且在形成鳍线之后留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸；在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交；在栅极线的侧壁上形成电介质侧墙；在SOI层以及鳍线未被栅极线和侧墙覆盖的表面上外延生长半导体层；以及在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且至少一条鳍线被相应的绝缘隔离部分为两个或更多部分。根据本公开的另一方面，提供了一种半导体器件，包括:S0I衬底，包括支撑衬底、埋入绝缘层和SOI层；在SOI衬底上形成的沿第一方向延伸的多个鳍，其中各鳍之间存在一定厚度的SOI层在埋入绝缘层上延伸；在SOI衬底上形成的沿与第一方向交叉的第二方向延伸的多个栅电极，每一栅电极经由栅介质层与相应的鳍相交；在栅电极的沿第二方向延伸的侧壁上形成的电介质侧墙；在鳍以及SOI层的未被栅极线和侧墙覆盖的表面上形成的外延半导体层，该外延半导体层填充各鳍之间以及各栅电极之间的空间；以及绝缘隔离部，所述绝缘隔离部将沿第二方向相对的栅电极彼此隔离，且将沿第一方向相对的鳍彼此隔离。根据本公开的实施例，通过外延半导体层，可以扩展源/漏面积，以便于后继的接触部制造。此外，通过按需设置绝缘隔离部，以实现所需的电隔离。最终的源/漏面积可以由绝缘隔离部来限定。另外，由于在鳍之间留有一定厚度的SOI层，所以可以改善对鳍的支撑。【附图说明】通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:图1示出根据现有技术的示例FinFET ；图2 (a) ,2(b) ,2(c) ,3(a) ,3(b) ,4(a) ,4(b) ,5(a) ,5(b)、6 (a)、6 (b)和 6 (C)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意图。【具体实施方式】以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。图2 (a) ,2(b) ,2(c) ,3(a) ,3(b) ,4(a) ,4(b) ,5(a) ,5(b)、6 (a)、6 (b)和 6 (C)是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意图。如图2(a)、2(b)和2 (C)(图2(a)是俯视图，图2(b)是沿图2(a)中AA,线的截面图，图2(c)是沿图2(a)中BB'线的截面图)所示，提供SOI (绝缘体上半导体)衬底。该SOI衬底可以包括支撑衬底1000、在支撑衬底1000上形成的埋入绝缘层1002以及在埋入绝缘层1002上形成的SOI层1004。支撑衬底1000和SOI层1004可以包括各种合适的半导体材料，例如S1、Ge、SiGe等。支撑衬底1000和SOI层1004可以包括彼此相同或不同的半导体材料。为方便说明，以下以硅系材料为例进行描述。埋入绝缘层1002可以包括合适的电介质材料，例如氧化物(如氧化硅)。在SOI衬底上，形成了沿第一方向(例如，图中水平方向)平行延伸的多条鳍线F。在图2 (a) ,2(b)和2 (c)的示例中，鳍线F被示出为与SOI层1004 —体，由衬底SOI层1004的一部分(例如，通过对SOI层1004进行构图)形成。但是，本公开不限于此。例如，鳍线F可通过在SOI层1004上外延的另外半导体层形成。另外需要指出的是，鳍线F的布局根据器件设计而定，不限于图2 (a)、2(b)和2(c)中所示的布局，而且鳍线的数目可以为更多或更少。在本公开中，表述“在(SOI)衬底上形成鳍线”或类似表述包括通过任何合适的方式在衬底上按任何合适的布局形成一条或多条鳍线，表述“在(SOI)衬底上形成的鳍线”或类似表述包括通过任何合适的方式在衬底上形成的任何合适布局的一条或多条鳍线。另外，在图2(a)、2(b)和2 (c)中，将鳍线F的侧壁示出为完全垂直于衬底的表面。这仅仅是为了图示方便。事实上，鳍线F的侧壁可以倾斜。根据本公开的示例，在形成鳍线F时，在鳍线F(有源区)之间的区域(例如，field，无源区)，并不完全去除SOI层1004，而是留下一定厚度的SOI层1004，如图中的虚线圈所示。例如，在通过对SOI层1004进行构图来形成鳍线F的示例中，在利用鳍线图案掩模对SOI层1004进行刻蚀时，可以不完全刻断SOI层(即，刻蚀不进行到下方的埋入绝缘层1002)，从而SOI层1004仍然在埋入绝缘层1002上在各鳍线F之间延伸。留下的薄SOI层有助于增强鳍线F的强度以降低其在制造过程中坍塌的风险。接下来，与常规技术不同，可以不切断鳍线F，而是直接在形成有鳍线F的衬底上形成栅极线。在常规技术中，通常会先按器件布局，将鳍线F切断进行绝缘隔离，然后再形本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在SOI衬底上形成沿第一方向延伸的多条鳍线，其中SOI衬底包括支撑衬底、埋入绝缘层和SOI层，且在形成鳍线之后留有一定厚度的SOI层在埋入绝缘层上各鳍线之间延伸；在衬底上形成沿与第一方向交叉的第二方向延伸的多个栅极线，每一栅极线经由栅介质层与相应的鳍线相交；在栅极线的侧壁上形成电介质侧墙；在SOI层以及鳍线未被栅极线和侧墙覆盖的表面上外延生长半导体层；以及在预定区域处，形成器件间绝缘隔离部，其中至少一条栅极线被相应的绝缘隔离部分为两个或更多部分，且至少一条鳍线被相应的绝缘隔离部分为两个或更多部分。

【技术特征摘要】

【专利技术属性】
技术研发人员：钟汇才，罗军，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11