利用定向自组装的垂直纳米线晶体管沟道和栅极的图案化制造技术

本发明专利技术描述了定向自组装(DSA)材料或二嵌段共聚物，其可能基于一次光刻操作来对最终限定垂直纳米线晶体管的沟道区和栅极电极的特征进行图案化。在实施例中，DSA材料被约束在使用常规光刻技术进行图案化的引导开口内。在实施例中，沟道区和栅极电极材料对准到DSA材料内的分离的区域的边缘。

【技术实现步骤摘要】
【国外来华专利技术】利用定向自组装的垂直纳米线晶体管沟道和栅极的图案化
本专利技术的实施例总体上涉及微电子器件的晶体管制造，并且更具体地涉及使用定向自组装(DSA)的垂直纳米线晶体管的图案化。
技术介绍
在垂直取向的晶体管中，良好控制的材料层厚度限定了诸如栅极长度(Lg)的功能长度，并且可以有利地定制材料组成以获得带隙和迁移率差别。可以通过沟道宽度(Wg)和纳米线的对应截面的光刻图案化来连续缩放电流驱动。然而，在实际应用中，可能需要印刷直径为15nm左右或更小同时具有非常好的临界尺寸(CD)均匀性和良好的圆度并且具有最小特征间距以获得最高的密度的纳米线特征(例如，孔)。此外，必须要使沟道图案与栅极堆叠体和接触金属化部准确对准。小于15nm并且具有足够的CD均匀性、圆度和间距的孔的光刻印刷超出了已知ArF或UEV抗蚀剂的能力。将孔印刷得更大并且然后使其缩小的技术不能获得期望的间距(例如，<30nm)。这种间距甚至还低于双掩模图案化技术的分辨率，并且像这样会需要至少三个掩模图案化步骤以及采用昂贵的光刻工具箱的非常强力的缩小工艺。因此，能够以较低成本制造的用于将垂直纳米线晶体管图案化成尺寸低于15nm并且间距低于30nm的技术是有益的。附图说明通过示例而不是限制的方式示出了本专利技术的实施例，在附图的图中：图1是根据实施例的垂直纳米线晶体管的等距示图；图2是根据实施例的示出形成垂直纳米线晶体管的方法的流程图；图3A、3B、3C、3D和3E示出了根据实施例的在执行图2的方法中的操作时形成的单沟道结构的平面图；图4A、4B、4C、4D和4E示出了根据实施例的图3A-3E中所示的结构的截面图；图5A、5B、5C、5D、5E和5F示出了根据实施例的在执行图2的方法中的操作时形成的单沟道结构的平面图；图6A、6B、6C、6D、6E和6F示出了根据实施例的图5A-5D中所示的结构的截面图；图7A、7B和7C示出了根据实施例的在执行图2的方法中的操作时形成的双沟道结构的平面图；图8A、8B和8C示出了根据实施例的图7A-7C中所示的结构的截面图；图9A、9B、9C、9D和9E示出了根据实施例的在执行图2的方法中的操作时形成的单沟道结构的截面图；图10A、10B、10C、10D、10E、10F和10G示出了根据实施例的在执行图2的方法中的操作时形成的单沟道结构的截面图；图11是根据本专利技术的实施例的采用非平面晶体管的移动计算平台的功能框图；以及图12示出了根据一个实施例的计算设备的功能框图。具体实施方式在以下描述中，阐述了许多细节，然而，对于本领域技术人员而言显而易见的是，在没有这些具体细节的情况下也可以实践本专利技术。在一些实例中，公知的方法和设备以框图的形式而不是以细节的形式示出，以避免使本专利技术难以理解。在整个说明书中，对“实施例”的引用表示结合实施例所描述的特定特征、结构、功能或特性包括在本专利技术的至少一个实施例中。因此，在整个说明书中的各处出现的短语“在实施例中”不一定指代本专利技术的同一个实施例。此外，特定特征、结构、功能或特性可以采用任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要这两个实施例在结构或功能上彼此不互斥。术语“耦合”和“连接”及其衍生词在本文中可以用于描述部件之间的结构关系。应该理解，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理接触或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接地(其间具有其它中间元件)物理接触或电接触，和/或指示两个或更多元件彼此配合或相互作用(例如，如在因果关系中)。如本文中使用的术语“在…之上”、“在…之下”、“在….之间”和“在…上”指代一个材料层相对于其它层的相对位置。像这样，例如，设置在一个层之上或之下的另一个层可以与该层直接接触，或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层直接接触，或可以具有一个或多个中间层。相比之下，第二层“上”的第一层与该第二层直接接触。图1是可以根据本专利技术的实施例制造的示例性垂直纳米线晶体管101的等距示图。对于垂直纳米线晶体管101，半导体纳米线相对于衬底105垂直取向，以使纵向长度L沿z维度(垂直于衬底105的表面平面)并且宽度W限定衬底105的由纳米线所占据的面积。对于横向取向的晶体管，垂直晶体管101包括沿纵向长度L的一种或多种半导体材料，其对应于包括设置在非本征源极/漏极区135B、源极/漏极区130B和源极/漏极区120B之间的沟道区145B的晶体管的功能区。根据实施例，晶体管101的漏极可以“朝下”设置在衬底105上，或者晶体管可以被倒置以具有“朝下的源极”。在垂直形式中，晶体管101具有临界尺寸，例如由材料层厚度限定的沟道长度和Lg(即，纵向长度L的部分)，其可以通过外延生长工艺、注入工艺或沉积工艺而得到非常好的控制(例如，至)。通常，衬底105以及第一和第二半导体材料层111C、111B可以是本领域中已知的任何材料，包括Ⅳ族材料(例如，Si、Ge、SiGe)、Ⅲ-N材料(例如，GaN、AlGaN等)或Ⅲ-Ⅴ族材料(例如InAlAs、AlGaAs等)。漏极/源极区130B、120B具有半导体材料层111A、111D，它们可以是与沟道区145B相同的材料或不同的材料。源极/漏极接触部122B可以包括设置在源极/漏极区120上的半导体111E，例如p+隧穿层和/或高度掺杂(例如，n+)的低带隙帽层。源极接触部122B中还可以包括低电阻率欧姆接触金属。晶体管101包括栅极堆叠体150B，其完全同轴包围沟道区145B内的纳米线。类似地，源极/漏极接触部122B和132B还被示出为同轴包围源极/漏极区120B、130B，尽管不必这样。设置在栅极堆叠体150B之间，第一电介质间隔体(未示出)设置在源极/漏极接触部132B上并且沿第一纵向长度完全同轴包围非本征源极/漏极区135B。第二电介质间隔体156设置在栅极堆叠体150B上并且沿第二纵向长度完全同轴包围非本征源极/漏极区120B，并且源极/漏极接触部132B设置在第二电介质间隔体上。图2是根据实施例的示出形成诸如晶体管101的垂直纳米线晶体管的方法201的流程图。通常，方法201需要采用诸如二嵌段共聚物的定向自组装(DSA)材料，从而可能在不需要扫描仪的情况下基于一次光刻操作来对最终限定垂直纳米线晶体管的沟道区的特征进行图案化。方法201在操作205处开始于以光刻方式图案化掩模层中的引导开口(guideopening)。引导开口用于提供DSA材料要对准的边缘，并且更具体地引导开口是封闭多边形，并且有利地是弧形，并且更具体地是圆形。在操作205处可以同时印刷任意数量的引导开口，例如可以使用本领域中已知的任何常规光刻工艺来印刷引导开口的1维或2维阵列。如本文使用的，1维阵列需要引导开口中的一行或一列在行或列维度中的相邻开口之间具有最小间距并且在相邻行或列之间的距离超过最小间距，而2维阵列需要引导开口的行和列在行和列维度中的所有引导开口之间具有最小间距。可以改变引导开口的尺寸和形状以允许在给定引导层开口中图案化多于一个沟道孔，例如图7b所示。图3A-3D示出了根据实施例的在执行方本文档来自技高网...

【技术保护点】
一种在衬底上形成纳米线晶体管的方法，所述方法包括：在设置在所述晶体管的源极/漏极半导体层之上的掩模层中以光刻方式对第一直径的引导开口进行图案化；将定向自组装(DSA)材料沉积到所述引导开口中；将所述DSA材料分离成被所述引导开口内的外部聚合物区完全包围的内部聚合物区；通过相对于彼此有选择地去除所述内部聚合物区和所述外部聚合物区的其中之一来在所述引导开口内限定所述晶体管的半导体沟道区，其中，所述沟道区的直径以及与所述引导开口的边缘的间隔都由DAS分离部来限定；去除所述内部聚合物区和所述外部聚合物区中的另一个；将栅极电介质沉积在所述半导体沟道区之上；以及利用具有自对准到所述引导开口的外直径的环形栅极电极包围所述半导体沟道区。

【技术特征摘要】
【国外来华专利技术】2012.12.18 US 13/719,1131.一种在衬底上形成纳米线场效应晶体管(FET)的方法，所述方法包括：在设置在所述晶体管的源极/漏极半导体层之上的掩模层中以光刻方式对第一直径的引导开口进行图案化；将定向自组装(DSA)材料沉积到所述引导开口中；将所述定向自组装(DSA)材料分离成被所述引导开口内的外部聚合物区完全包围的内部聚合物区；通过相对于彼此有选择地去除所述内部聚合物区和所述外部聚合物区的其中之一来在所述引导开口内限定所述晶体管的半导体沟道区，其中，所述半导体沟道区的直径以及与所述引导开口的边缘的间隔都由定向自组装(DSA)分离部来限定；去除所述内部聚合物区和所述外部聚合物区中的另一个；将栅极电介质沉积在所述半导体沟道区之上；以及利用具有自对准到所述引导开口的外直径的环形栅极电极包围所述半导体沟道区。2.根据权利要求1所述的方法，其中，限定所述半导体沟道区还包括：去除所述外部聚合物区，同时保留所述内部聚合物区，以暴露沟道半导体层的一部分；以及使所述沟道半导体层的暴露的部分凹陷以形成圆柱形沟槽，所述圆柱形沟槽具有与所述晶体管的与所述内部聚合物区的边缘对准的沟道长度相关联的沟道半导体侧壁。3.根据权利要求2所述的方法，其中，所述凹陷暴露所述晶体管的源极/漏极半导体区，并且其中，所述栅极电介质将所述源极/漏极半导体区与所述栅极电极隔离。4.根据权利要求2所述的方法，其中，将栅极电介质沉积在所述半导体沟道区之上还包括：将所述栅极电介质沉积到所述圆柱形沟槽中并且覆盖所述沟道半导体侧壁；并且其中，利用所述栅极电极包围所述半导体沟道区包括：利用栅极电极材料填充所述圆柱形沟槽。5.根据权利要求1所述的方法，其中，限定所述半导体沟道区还包括：去除所述内部聚合物区，同时保留所述外部聚合物区，以暴露电介质层的下层的第一部分；在所述电介质层的暴露的所述第一部分中蚀刻出沟槽以暴露晶体半导体表面；以及从暴露的所述晶体半导体表面外延生长所述半导体沟道区；以及使所述电介质层的与所述半导体沟道区相邻的第二部分凹陷以形成使所述半导体沟道区的侧壁暴露的圆柱形沟槽。6.根据权利要求5所述的方法，其中，所述晶体半导体表面是所述晶体管的源极/漏极半导体区的表面。7.根据权利要求5所述的方法，其中，所述晶体半导体表面是未掺杂或轻掺杂的半导体衬底的表面，并且其中，外延生长所述半导体沟道区还包括：首先从所述半导体衬底的所述表面生长所述晶体管的源极/漏极半导体区，并且然后从所述源极/漏极半导体区生长所述半导体沟道区。8.根据权利要求5所述的方法，其中，将栅极电介质沉积在所述半导体沟道区之上还包括：将所述栅极电介质沉积到所述圆柱形沟槽中并且覆盖所述半导体沟道区的侧壁；并且其中，利用所述栅极电极包围所述半导体沟道区包括：利用栅极电极材料填充所述圆柱形沟槽。9.根据权利要求8...

【专利技术属性】
技术研发人员：P·A·尼许斯，S·希瓦库马，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US