晶片封装体及其制造方法技术

本发明专利技术揭露一种晶片封装体及其制造方法。该晶片封装体包括：一第一基底，具有一第一表面及与第一表面相对的一第二表面，其中第一基底具有一微电子元件且具有邻近于第一表面的多个导电垫，且第一基底具有多个开口，所述开口分别暴露出每一导电垫的一部分；一第二基底，设置于第一表面上；一密封层，设置于第一表面上，且覆盖第二基底；一重布线层，设置于第二表面上，且延伸至开口内，以与导电垫电性连接。本发明专利技术能够进一步缩小晶片封装体的尺寸，且能够降低成本并节省制程时间。

【技术实现步骤摘要】

本专利技术有关于一种，特别为有关于以晶圆级封装制程所形成的晶片封装体。
技术介绍
晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。制作晶片封装体的过程包括将晶圆基底切割为多个晶片之后，将晶片放置于尺寸大于晶片的导线架(lead frame)上，接着通过金焊线将晶片上的导电垫电性连接至导线架的接合垫，以形成晶片的外部电性连接的路径。然而，由于使用金焊线及导线架作为外部电性连接的路径，成本较高，且使得晶片封装体的整体尺寸增加，因此难以进一步缩小晶片封装体的尺寸。因此，有必要寻求一种新颖的，其能够解决或改善上述的问题。
技术实现思路
本专利技术实施例提供一种晶片封装体，包括:一第一基底，具有一第一表面及与第一表面相对的一第二表面，其中第一基底具有一微电子元件且具有邻近于第一表面的多个导电垫，且第一基底具有多个开口，所述开口分别暴露出每一导电垫的一部分；一第二基底，设置于第一表面上；一密封层，设置于第一表面上，且覆盖第二基底；一重布线层，设置于第二表面上，且延伸至开口内，以与导电垫电性连接。本专利技术实施例提供一种晶片封装体的制造方法，包括:提供一第一基底，第一基底具有一第一表面及与第一表面相对的一第二表面，且第一基底具有一微电子元件且具有邻近于第一表面的多个导电垫；在第一表面上设置一第二基底；在第一表面上形成一密封层，以覆盖第二基底；在第一基底内形成多个开口，所述开口分别暴露出每一导电垫的一部分；在第二表面上形成一重布线层，其中重布线层延伸至开口内，以与导电垫电性连接。本专利技术能够进一步缩小晶片封装体的尺寸，且能够降低成本并节省制程时间。【附图说明】图1A至IF绘示出根据本专利技术一实施例的晶片封装体的制造方法的剖面示意图。图2绘示出根据本专利技术另一实施例的晶片封装体的剖面示意图。图3A至3D绘示出根据本专利技术另一实施例的晶片封装体的制造方法的剖面示意图。图4绘示出根据本专利技术另一实施例的晶片封装体的剖面示意图。图5A至绘示出根据本专利技术又另一实施例的晶片封装体的制造方法的剖面示意图。图6绘示出根据本专利技术另一实施例的晶片封装体的剖面示意图。其中，附图中符号的简单说明如下:100 第一基底；10a 第一表面；10b 第二表面；110 电子元件区；120 导电垫；140 间隔层；150 空腔；200 第二基底；220 密封层；230、232、234、236、238、285 开口 ；240、280 绝缘层；260重布线层；300导电结构；320 金属层；340 导线；400、500、600、700、800、900 晶片封装体；SC切割道。【具体实施方式】以下将详细说明本专利技术实施例的制作与使用方式。然应注意的是，本专利技术提供许多可供应用的专利技术概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本专利技术的特定方式，非用以限制本专利技术的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本专利技术，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。本专利技术一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本专利技术的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(optoelectronic devices)、微机电系统(Micro Electro Mechanical System ;MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor) 0特别是可选择使用晶圆级封装(wafer scale package ;WSP)制程对影像感测元件、发光二极管(light-emitting d1des ;LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(microactuators)、表面声波元件(surface acoustic wave devices)、压力感测器(processsensors)或喷墨头(ink printer heads)等半导体晶片进行封装。其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(mult1-layerintegrated circuit devices)的晶片封装体。请参照图1F，其绘示出根据本专利技术一实施例的晶片封装体400的剖面示意图。在本实施例中，晶片封装体400包括一第一基底100、一第二基底200、一密封层220及一重布线层260。第一基底100具有一第一表面10a及与其相对的一第二表面100b，且具有至少一微电子元件(未绘示)设置于电子元件区110内。在一实施例中，第一基底100为一硅晶圆，以利于进行晶圆级封装制程。在一实施例中，微电子元件可包括一互补式金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)元件或一微机电系统(microelectro mechanical system，MEMS)元件。在本实施例中，第一基底100具有多个导电垫120，其可邻近于第一表面100a，且第一基底100具有多个开口 230，从第二表面10b朝第一表面10a延伸，且分别暴露出每一导电垫120的表面的一部分。在一实施例中，导电垫120可为单层导电层或具有多层的导电层结构，且通过内连线结构(未绘示)而与电子元件区110内的微电子元件电性连接。第二基底200可通过一间隔层(或称作围堰(dam)) 140设置于第一基底100的第一表面10a上。亦即，间隔层140设置于第一基底100与第二基底200之间。在一实施例中，第二基底200可为一晶片而具有至少一 CMOS元件或一 MEMS元件位于其内。设置于第一基底100与第二基底200之间的间隔层140在其间形成一空腔150，可通过在空腔15当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种晶片封装体，其特征在于，包括：一第一基底，具有一第一表面及与该第一表面相对的一第二表面，其中该第一基底具有一微电子元件且具有邻近于该第一表面的多个导电垫，且该第一基底具有多个开口，所述开口分别暴露出每一导电垫的一部分；一第二基底，设置于该第一表面上；一密封层，设置于该第一表面上，且覆盖该第二基底；以及一重布线层，设置于该第二表面上，且延伸至所述开口内，以与所述导电垫电性连接。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：刘建宏，温英男，
申请(专利权)人：精材科技股份有限公司，
类型：发明
国别省市：中国台湾;71