半导体器件制造技术

本发明专利技术涉及半导体器件。提高半导体器件的性能。在半导体衬底(SB)的主面的LDMOSFET形成区域(LR)形成有相互并联连接而构成功率MISFET的多个单位MISFET元件。在半导体衬底(SB)的主面的驱动电路区域(DR)还形成有控制功率MISFET的栅极电压的控制电路。在半导体衬底(SB)上还形成有具有由同种金属材料构成的多个布线层的布线结构。形成于LDMOSFET形成区域(LR)的多个单位MISFET元件的栅电极(GE)彼此之间经由极布线(M1G、M2G、M3G)而相互电连接，所述极布线分别形成在由同种金属材料构成的多个布线层的全部布线层上。

【技术实现步骤摘要】
半导体器件
本专利技术涉及半导体器件，例如能够优选用于具有MISFET的半导体器件。
技术介绍
在美国专利第六972464号说明书(专利文献1)、美国专利第六713823号说明书(专利文献2)、美国专利第六278264号说明书(专利文献3)及日本特开平8－255910号公报记载有与具有MOSFET的半导体器件相关的技术。在日本特开2010－16035号公报(专利文献5)中记载有与DC－DC转换器用的半导体器件相关的技术。先行技术文献专利文献专利文献1：美国专利第六972464号说明书专利文献2：美国专利第六713823号说明书专利文献3：美国专利第六278264号说明书专利文献4：日本特开平8－255910号公报专利文献5：日本特开2010－16035号公报
技术实现思路
专利技术要解决的问题存在在半导体衬底形成多个单位MISFET并将这些多个单位MISFET并联连接而形成具有功率MISFET的半导体器件的技术。在这样的半导体器件中也希望尽可能提高性能。从本说明书的描述和附图可以清楚地看出本专利技术的其它问题和新颖特征。解决问题的手段根据一实施方式，半导体器件包括：半导体衬底；多个单位MISFET元件，形成于所述半导体衬底的主面且相互并联连接而构成功率MISFET；控制电路，形成于所述半导体衬底的所述主面，控制所述功率MISFET的栅极电压；以及布线结构，具有形成于所述半导体衬底上的、由同种金属材料构成的多个布线层。所述多个单位MISFET元件的栅极电极彼此之间经由分别形成于所述多个布线层的所有布线层上的栅极布线而相互电连接。专利技术效果根据一实施方式，能够提高半导体器件的性能。附图说明图1是表示使用一本实施方式的半导体器件的电子装置的一例的电路图。图2是一实施方式的半导体器件的要部俯视图。图3是一实施方式的半导体器件的要部俯视图。图4是一实施方式的半导体器件的要部俯视图。图5是一实施方式的半导体器件的要部俯视图。图6是一实施方式的半导体器件的要部俯视图。图7是一实施方式的半导体器件的局部放大俯视图。图8是一实施方式的半导体器件的局部放大俯视图。图9是一实施方式的半导体器件的局部放大俯视图。图10是一实施方式的半导体器件的要部剖视图。图11是一实施方式的半导体器件的要部剖视图。图12是一实施方式的半导体器件的要部剖视图。图13是一实施方式的半导体器件的要部剖视图。图14是一实施方式的半导体器件的要部剖视图。图15是一实施方式的半导体器件的要部剖视图。图16是一实施方式的半导体器件的要部剖视图。图17是示意性表示将一实施方式的半导体器件封装化而成的半导体器件的一例的剖视图。图18是一实施方式的半导体器件的说明图。图19是第三布线层的平面布局的说明图。图20是第三布线层的平面布局的说明图。图21是第三布线层的平面布局的第一变形例的说明图。图22是第三布线层的平面布局的第二变形例的说明图。图23是第三布线层的平面布局的第三变形例的说明图。图24是第三及第四布线层的平面布局的第四变形例的说明图。图25是第三及第四布线层的平面布局的第四变形例的说明图。图26是第三及第四布线层的平面布局的第四变形例的说明图。图27是第三及第四布线层的平面布局的第五变形例的说明图。图28是第三及第四布线层的平面布局的第五变形例的说明图。图29是第三及第四布线层的平面布局的第五变形例的说明图。图30是第三及第四布线层的平面布局的第五变形例的说明图。图31是第三及第四布线层的平面布局的第六变形例的说明图。图32是第三及第四布线层的平面布局的第六变形例的说明图。图33是表示半导体器件整体的平面布局的一例的俯视图。图34是表示半导体器件整体的平面布局的一例的俯视图。附图标记的说明10单位单元10a单位LDMOSFET11UBM膜BD接合材料BP凸点电极BPS源极用凸点电极BPD漏极用凸点电极C1电容器CC、CTC控制电路CP半导体器件(半导体芯片)CR控制电路形成区域D1、D2漏极DK1、DK2导电路径DR、DR11、DR12驱动电路区域DR1、DR2驱动电路EP电子部件GE栅电极GND基准电位(接地电位)HDn+型半导体区域I1、I2电流IL、IL1、IL2、IL3、IL4绝缘膜L1线圈LD负载LR、LR11、LR12a、LR12bLDMOSFET形成区域M1、M2、M3布线M4再布线M1D、M2D、M3D漏极布线M1G、M2G、M3G栅极布线M1G1、M1G2、M2G1、M2G2栅极布线M3G1、M3G2、M3G3、M3G4栅极布线部M1S、M2S、M3S源极布线M4D漏极用再布线M4S源极用再布线ND输出节点NWn型半导体区域OP1、OP2开口部OP1S、OP2S源极用开口部OP1D、OP2D漏极用开口部P1D、P2D、P3D漏极用插塞(插塞)P1G、P2G、P3G栅极用插塞(插塞)P1S、P2S、P3S源极用插塞(插塞)PA绝缘膜PC布线衬底PC1上表面PC2下表面PKG半导体器件PRp+型半导体区域PWp型半导体区域QL、QH功率MOS晶体管(功率MOSFET)S1、S2源极SB半导体衬底SRn+型半导体区域T1、T2、T3、T4厚度TE1、TE2、TE3、TE4端子TM1、TM2端子Vout输出电压具体实施方式在以下实施方式中，为了方便起见，在需要时，分割为多个部分或实施方式来进行说明，除了特别明示的情况，这些内容并不是无关的，而是一方为另一方的一部分或全部变形例、详细说明、补充说明等关系。另外，在以下实施方式中，在提及要素的数量等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明显限定于特定数量的情况等，并不限定于该特定的数量，也可以是特定的数量以上或以下。并且，不言而喻的是，在以下实施方式中，除了特别明示的情况以及一般认为原理上明显必要的情况等，其结构要素(也包含元件、步骤等)不是必要的。同样地，在以下实施方式中，在提及结构要素等的形状、位置关系等时，除了特别明示的情况以及一般认为原理上明显并非如此的情况等，包含实际上近似或类似于该形状等情况。上述数值以及范围也同样如此。以下，基于附图详细说明实施方式。另外，在用于说明实施方式的全部附图中，对于具有相同功能的部件标注相同附图标记，省略其重复说明。此外，在以下的实施方式中，除了特别必要的之外，原则上不再重复对于相同或同样的部分的说明。另外，在实施方式所用的附图中，为了容易理解附图，有时即使是剖视图也附加剖面线。此外，为了容易理解附图，有时即使是俯视图也附加剖面线。(实施方式)＜关于电路结构例＞图1是表示使用了本实施方式的半导体器件(半导体芯片)的电子装置的一例的电路图，其中，示出使用本实施方式的半导体器件(半导体芯片)CP构成非绝缘型DC－DC转换器的情况下的电路图。图1所示的非绝缘型DC－DC转换器可以用于例如桌上型的个人计算机、笔记本型的个人计算机、服务器或游戏机等之类的电子设备的电源电路等。图1所示的非绝缘型DC－DC转换器具有2个功率MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金氧半场效晶体管)QH、QL、控制电路CC、电容器(输出电容器)C1、线圈(电感器)L1。另外，图1中的附图标记VIN表本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体衬底；多个单位MISFET元件，形成于所述半导体衬底的主面的第一MISFET形成区域，相互并联连接而构成功率MISFET；控制电路，形成于所述半导体衬底的所述主面的第一控制电路形成区域，控制所述功率MISFET的栅极电压；以及布线结构，具有形成于所述半导体衬底上的、由同种金属材料构成的多个布线层，形成于所述第一MISFET形成区域上的所述多个单位MISFET元件的栅极电极彼此之间经由分别形成于所述多个布线层的所有布线层上的栅极布线而相互电连接。

【技术特征摘要】
2013.11.20 JP 2013-2402861.一种半导体器件，其特征在于，包括：半导体衬底；多个单位MISFET元件，形成于所述半导体衬底的主面的第一MISFET形成区域，相互并联连接而构成功率MISFET；控制电路，形成于所述半导体衬底的所述主面的第一控制电路形成区域，控制所述功率MISFET的栅极电压；以及布线结构，具有形成于所述半导体衬底上的、由同种金属材料构成的多个布线层，形成于所述第一MISFET形成区域上的所述多个单位MISFET元件的栅极电极彼此之间经由分别形成于所述多个布线层的所有布线层上的栅极布线而相互电连接，形成于所述第一MISFET形成区域的所述多个单位MISFET元件的源极区域彼此之间经由在所述多个布线层的所有布线层分别形成的源极布线而相互电连接，形成于所述第一MISFET形成区域的所述多个单位MISFET元件的漏极区域彼此之间经由在所述多个布线层的所有布线层分别形成的漏极布线而相互电连接，在最上层的所述布线层，在所述源极布线与所述漏极布线之间配置有所述栅极布线。2.根据权利要求1所述的半导体器件，其特征在于，所述多个布线层中的最上层的布线层的布线厚度大于所述多个布线层中的除所述最上层的布线层以外的布线层的布线厚度。3.根据权利要求2所述的半导体器件，其特征在于，在所述最上层的布线层上形成的所述栅极布线，作为从所述控制电路向形成于所述第一MISFET形成区域的多个所述栅极电极的至少一部分导电的导电路径而发挥作用。4.根据权利要求3所述的半导体器件，其特征在于，所述多个布线层分别是铝布线层。5.根据权利要求1所述的半导体器件，其特征在于，在所述多个布线层中的任一布线层上形成的所述栅极布线与所述控制电路连接。6.根据权利要求1所述的半导体器件，其特征在于，还包括用作外部端子的源极用凸点电极和漏极用凸点电极，所述源极用凸点电极经由在所述多个布线层的各布线层形成的所述源极布线而与所述多个单位MISFET元件的所述源极区域电连接，所述漏极用凸点电极经由在所述多个布线层的各布线层形成的所述漏极布线而与所述多个单位MISFET元件的所述漏极区域电连接。7.根据权利要求6所述的半导体器件，其特征在于，所述布线结构具有位于所述最上层的布线层的上层、且由与所述多个布线层不同种类的金属材料构成的异种布线层，所述源极用凸点电极形成在形成于所述异种布线层的源极用异种布线上，经由所述源极用异种布线而与在所述多个布线层中的所述最上层的布线层上形成的所述源极布线电连接，所述漏极用凸点电极形成在形成于所述异种布线层的漏极用异种...

【专利技术属性】
技术研发人员：松井孝二郎，阪本雄彦，梅津和之，宇野友彰，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP