凹入式沟道存取晶体管器件及其制作方法技术

本发明专利技术公开了一种凹入式沟道存取晶体管器件及其制造方法，所述晶体管器件包括：一半导体衬底，其上具有一沟渠，自半导体衬底的一主表面延伸至一预定深度；一埋入式栅极，设于沟渠的一下部；一栅极氧化层，设于埋入式栅极与半导体衬底之间；一漏极掺杂区，设于沟渠的一第一侧的半导体衬底中；以及一源极掺杂区，设于沟渠的一第二侧，其中源极掺杂区的结深度深于漏极掺杂区的结深度。一L型沟道区域介于漏极掺杂区与源极掺杂区之间，其顺着所述沟渠的第一侧的一侧壁表面至沟渠的一底部表面。

【技术实现步骤摘要】
凹入式沟道存取晶体管器件及其制作方法
本专利技术涉及半导体器件，特别是涉及一种凹入式沟道存取晶体管(recessedchannelaccesstransistor,RCAT)器件，其可应用于高密度动态随机存储器(dynamicrandomaccessmemory,DRAM)的领域中。
技术介绍
随着半导体组件尺寸的微缩，栅极的沟道长度也随之骤减，这使得短沟道效应以及接点漏电流成为严重的问题。凹入式沟道存取晶体管(recessedchannelaccesstransistor,RCAT)器件于是被发展出来，其在不增加栅极横向面积的前提下能够增加栅极的沟道长度，故能抑制短沟道效应。通常，RCAT器件会具有一栅极氧化层，其形成在衬底中凹槽的侧壁及底部表面，再以导电材料填满凹槽。相较于平面型的栅极晶体管栅极是形成在衬底的平坦表面上，RCAT衬底的沟道是顺着凹槽表面的U型，因此利用RCAT器件可以提升积集度。然而，过去的RCAT器件仍有缺点需要克服，例如，当漏极电压施加于一电连结于NMOS晶体管的电容时，栅极诱发漏极漏电流(gateinduceddrainleakage,GIDL)即可能发生，会影响到动态随机存储器(dynamicrandomaccessmemory,DRAM)器件的数据保存特性。
技术实现思路
本专利技术的主要目的在于提供一种凹入式沟道存取晶体管器件，以解决上述现有技术的不足与缺点。本专利技术的一实施例提出了一种凹入式沟道存取晶体管器件，包含有：一半导体衬底，其上具有一沟渠自半导体衬底的一主表面延伸至一预定深度；一埋入式栅极设于沟渠的一下部；一栅极氧化层设于埋入式栅极与半导体衬底之间；一漏极掺杂区设于沟渠的一第一侧的半导体衬底中；以及一源极掺杂区设于沟渠的一第二侧，其中源极掺杂区的结深度深于漏极掺杂区的结深度。一L型沟道区域介于漏极掺杂区与源极掺杂区之间，其顺着所述第一侧的一侧壁表面至沟渠的一底部表面。本专利技术另一实施例提出了一种制作凹入式沟道存取晶体管器件的方法，其步骤包含有：提供一半导体衬底，其上具有一沟渠自所述半导体衬底的一主表面延伸至一预定深度；于所述沟渠的内面形成一栅极氧化层；于所述沟渠的一下部形成一埋入式栅极；以一介电层将所述埋入式栅极盖住；于所述半导体衬底的主表面上形成一垫层以及一硬掩膜层；经由所述垫层以及所述硬掩膜层刻蚀所述半导体衬底，仅于所述沟渠的一侧形成一凹陷区域，其中部分的所述介电层在所述凹陷区域中被裸露出来；去除所述硬掩膜层；以及进行一离子注入工艺以将掺质注入所述沟渠的两侧，于所述半导体衬底中形成一源极掺杂区以及一漏极掺杂区，其中所述源极掺杂区的结深度深于所述漏极掺杂区的结深度。为让本专利技术的上述目的、特征及优点能更为明显易懂，下文中列举出几种实施方式配合附图作详细说明。然而如下的实施方式与附图是仅供参考与说明用，并非用来对本专利技术加以限制。附图说明图1至图7以横断面图依序例示出本专利技术实施例中制作凹入式沟道存取晶体管器件的步骤。图8至图10以横断面图依序例示出本专利技术另一实施例中制作凹入式沟道存取晶体管器件的步骤。图11至图13以横断面图依序例示出本专利技术又另一实施例中制作凹入式沟道存取晶体管器件的步骤。其中，附图标记说明如下：1、1a、1c凹入式沟道存取晶体管器件10半导体衬底，10a主表面，10b低位上表面12沟渠，12a侧壁表面，12b底面14栅极氧化层16栅极层，16a埋入式栅极18介电层22垫层24硬掩膜层30凹陷区域40、142、144离子注入工艺42漏极掺杂区，42a：PN结深度43掺杂区44源极掺杂区，44a：PN结深度50L型沟道区域60接触组件d深度具体实施方式下文中将参照附图来说明本专利技术的实施细节，该些附图中的内容构成了本专利技术说明书一部份，并且以可实行实施例的特例描述方式来绘示。下文的实施例已然公开出足够的细节使得本领域的一般技术人员得具以实施。当然，本专利技术中也可实行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反而，其中所包含的实施例将由随附的权利要求来加以界定。同样地，附图所表示的为实施例中的装置示意图，须注意其并未特别限定装置的尺寸，特别是为了使本专利技术得以更清晰地呈现，部分组件的尺寸可能夸大地呈现于图中。再者，揭示于多个实施例中的相同组件将会以相同或相似的符号来标示，以更容易且清晰地理解。对于晶体管与集成电路的制造而言，如在一平面工艺的场合中，「主表面」一词是指那些内部或近处制有多个晶体管的半导体层表面。如文中所使用的，「垂直」一词意指与所述主表面大体上呈直角。一般而言，所述主表面是沿着所制作出的场效应晶体管上的单晶硅层的一<100>平面延伸。图1至图7以横断面图依序例示出本专利技术实施例中制作凹入式沟道存取晶体管(recessedchannelaccesstransistor,RCAT)器件的制作步骤。如图1所示，首先提供一半导体衬底10，其可以是硅衬底、硅锗衬底、镓砷衬底或其它半导体材料。举例而言，半导体衬底10可以是P型硅衬底。接着在半导体衬底中形成一沟渠12。沟渠12具有一深度d(自半导体衬底10的主表面10a)。沟渠12可以具有一垂直或接近垂直的侧壁表面12a以及一衔接侧壁表面12a的底面12b。如图2所示，接着进行一氧化工艺于沟渠12的内面形成一栅极氧化层14。再于栅极氧化层14上沉积一栅极层16，并填满沟渠12。例如，栅极层16可以包含多晶硅。如图3所示，进行一回刻蚀步骤来刻蚀栅极层16，使得凹入的栅极层16的上表面低于半导体衬底10的主表面10a。接着，于半导体衬底10上全面沉积一介电层18，使介电层18填满沟渠12，如此于沟渠12的下部会形成一埋入式栅极16a。如图4所示，进行一平坦化工艺，例如化学机械抛光工艺，将半导体衬底10主表面10a上多余的介电层18去除。此时，抛光过的介电层18表面将与主表面10a齐平。如图5所示，接着全面沉积一垫层22，例如硅氧化层，但不限于此。再于垫层22上沉积一硬掩膜层24，例如氮化硅层。如图6所示，接着进行一光刻及刻蚀工艺仅于沟渠12一侧的半导体衬底10中形成一凹陷区域30，此时部分的介电层18会经由凹陷区域30裸露出来。凹陷区域30中则形成半导体衬底10的低位上表面10b。如图7所示，将硬掩膜层24剥除但留下垫层22。接着进行一离子注入工艺40将掺质，例如N型掺质，注入沟渠12两侧的半导体衬底10中，意即此实施例中的数字侧(digitside)及胞侧(cellside)，如此形成具有不对称漏极掺杂区42与源极掺杂区44的凹入式沟道存取晶体管器件1。由于凹入式沟道存取晶体管(RCAT)器件1的数字侧形成有凹陷区域30，故位于数字侧的源极掺杂区44的PN结深度44a将深于位于胞侧的漏极掺杂区42的PN结深度42a。沿着胞侧的侧壁表面12a至沟渠12底面12b则界定有一L型沟道区域50介于漏极掺杂区42与源极掺杂区44之间。根据本专利技术实施例，在较佳的情况下，位于数字侧的源极掺杂区44的PN结深度44a约略等于沟渠12的深度d。相较于公知的RCAT器件，本专利技术位于胞侧的漏极掺杂区42的PN结深度42a本文档来自技高网...

【技术保护点】
一种凹入式沟道存取晶体管器件，其特征在于，包含：一半导体衬底，所述半导体衬底上具有一沟渠自所述半导体衬底的一主表面延伸至一预定深度；一埋入式栅极，设于所述沟渠的一下部；一栅极氧化层，设于所述埋入式栅极与所述半导体衬底之间；一漏极掺杂区，设于所述沟渠的一第一侧的所述半导体衬底中；以及一源极掺杂区，设于所述沟渠的一第二侧，其中所述源极掺杂区的结深度深于所述漏极掺杂区的结深度。

【技术特征摘要】
2013.11.04 US 14/070,5891.一种制作凹入式沟道存取晶体管器件的方法，其特征在于，包含：提供一半导体衬底，所述半导体衬底上具有一沟渠，自所述半导体衬底的一主表面延伸至一预定深度；于所述沟渠的内面形成一栅极氧化层；于所述沟渠的一下部形成一埋入式栅极；以一介电层将所述埋入式栅极盖住；于所述半导体衬底的所述主表面上形成一垫层以及一硬掩膜层；经由所述垫层以及所述硬掩膜层刻蚀所述半导体衬底，仅于所述沟渠的一侧形成一凹陷区域，其中部分的所述介电层在所述凹陷区域中被裸露出来；去除所述硬掩膜层；以...

【专利技术属性】
技术研发人员：吴铁将，廖伟明，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71