应用于高速背板芯片间电互连系统的网格编码调制方法技术方案

本发明专利技术公开了一种应用于高速背板芯片间电互连系统的网格编码调制方法，该方法涉及应用于高速背板芯片间电互连系统的网格编码调制技术，该方法通过信道编码和信号调制的协同设计，可以在既不增加信道频带宽度，也不降低有效信息传输速率的情况下获得编码增益，提高芯片间串行单链路的性能。该系统发送端包括数据并转串、网格编码调制、前向反馈均衡器，其中网格编码调制采取卷积编码和四电平脉冲幅度调制相结合的手段；接收端包括连续时间线性均衡器、判决反馈均衡器、时钟数据恢复、软判决维特比译码、数据串转并，其中判决反馈均衡器滤波器的系数更新基于软判决维特比译码后的纠错信号。

【技术实现步骤摘要】
应用于高速背板芯片间电互连系统的网格编码调制方法
本专利技术涉及高速背板芯片间电互连系统领域，具体是将网格编码调制(TrellisCodedModulation，TCM)技术用于高速背板芯片间电互连系统，通过编码的纠错能力获取编码增益，从而提高芯片间电互连串行单链路系统的可靠性。
技术介绍
高性能并行计算机系统的性能快速发展，对互连I/O带宽能力的需求与日俱增，高速串行器/解串器技术正在取代传统并行总线成为芯片间高速电互连接口技术的主流。高速串行器/解串器技术利用内部集成电路将并行数据流转化为串行流，要求高速背板电互连信道的数据传输速率达到20～40Gbit/s，通过均衡和时钟数据恢复技术提高数据传输速率。芯片间串行数据传输速率的提高和信道距离的增大给传输的有效性和可靠性带来了挑战，信号在传输过程中受到信道损耗、反射、串扰和噪声的影响，使得接收端接收到的信号码间干扰严重，从而导致高误码率。为了满足芯片间高速串行链路的低误码率需求，我们希望通过引入纠错控制编码使系统具有一定的纠错和抗干扰能力，提高传输的可靠性。纠错码通过在发送端对原码字增加多余的码字来扩大发送码字之间的差别，在接收端根据编码规则判定接收到的码字是否有错误，从而极大地避免码流传送中误码的发生。纠错编码会使信息数据的传输效率降低，所以一般的纠错编码技术如汉明码、卷积码、里德所罗门(Reed-Solomon，RS)码对信息传输性能的改善是建立在带宽扩展的基础上，然而在带宽受限的高速串行信道中，频带资源是宝贵的，依靠传统的纠错编码技术难于提高信道利用率从而改善系统性能。网格编码调制技术把纠错编码和调制结合在一起进行整体方案的最佳设计，可以在不增加系统带宽、不降低有效信息传输速率的情况下取得一定的编码增益。随着高速串行链路通信数据传输速率要求的不断提高，系统的调制和编码技术成为提高数据传输速率的解决可选方案，例如四电平脉冲幅度调制(FourPulseAmplitudeModulation，PAM4)和前向纠错编码(ForwardErrorCorrection，FEC)。如何把纠错编码这一有效的技术方案应用于高速串行电互连系统，在不改变有效数据传输速率的同时，降低系统误码率，提高系统性能成为目前迫切需解决的问题。
技术实现思路
本专利技术要解决的技术问题是提供一种简单的应用于高速背板芯片间电互连系统的网格编码调制方法。为了解决上述技术问题，本专利技术提供一种应用于高速背板芯片间电互连系统的网格编码调制方法；该方法使用发送端和接收端；所述发送端包括数据并转串模块、网格编码调制模块和前向反馈均衡器；所述接收端包括连续时间线性均衡器、判决反馈均衡器、时钟数据恢复模块、软判决维特比译码模块、数据串转并模块；所述数据并转串模块将输入的N位并行数据a[1:N]通过并串转换器转换为串行的二进制比特{Xn,Xn＝0,1}；所述网格编码调制模块将二进制比特{Xn,Xn＝0,1}转换为四种电平脉冲波形s0(t)；所述前向反馈均衡器通过输出信号s1(t)；所述信道通过输出信号r0(t)；所述连续时间线性均衡器通过输出信号r1(t)；所述判决反馈均衡器通过输出信号r2(t)；所述时钟数据恢复模块从连续时间线性均衡器的输出信号r1(t)提取时钟，获得最佳采样时刻提供给判决反馈均衡器；所述软判决维特比译码模块通过输出信号r2(t)输出串行二进制比特并反馈误差信号e(k)至判决反馈均衡器；所述数据串转并模块将串行二进制比特转换为N位并行数据作为对本专利技术所述的应用于高速背板芯片间电互连系统的网格编码调制方法的改进：所述网格编码调制模块包括卷积编码器和四电平脉冲调制电路；所述卷积编码器将二进制比特{Xn,Xn＝0,1}的每一个比特输入经过码率的卷积编码后，得到两比特输出{Yn(1),Yn(0),Yn＝0,1}；所述卷积编码器输出的码字{Yn(1),Yn(0),Yn＝0,1}映射到四电平脉冲幅度调制的星座图中，编码比特{Yn(1),Yn(0),Yn＝0,1}经过四电平脉冲幅度调制后得到四种电平脉冲波形s0(t)。作为对本专利技术所述的应用于高速背板芯片间电互连系统的网格编码调制方法的进一步改进：所述连续时间线性均衡器包括放大器和比较器；通过对放大器和比较器的电容和电阻调节，改变零点和第一极点的位置，进而改变频率响应hCTLE(t)，最后输出作为对本专利技术所述的应用于高速背板芯片间电互连系统的网格编码调制方法的进一步改进：所述判决反馈均衡器包括内置反馈支路的反馈滤波器和判决器；反馈支路的输入是判决器对前一组码元的判决输出结果连续时间线性均衡器的输入减去反馈滤波器的输出得到判决器的输入。作为对本专利技术所述的应用于高速背板芯片间电互连系统的网格编码调制方法的进一步改进：判决反馈均衡器中，在自适应状态下，首先自动调用调节滤波器系数的自适应训练步骤，然后利用滤波系数加权延迟线上各信号来产生输出信号，将输出信号与期望信号相比，所得的误差通过自适应控制算法再来调整权值，确保反馈滤波器处在最佳状态。作为对本专利技术所述的应用于高速背板芯片间电互连系统的网格编码调制方法的进一步改进：所述软判决维特比译码模块(24)接收到判决反馈器(22)的一个输出码元r2(k)，进行一次度量计算，更新一次路径，直到接收完一帧数据后进行回溯译码，并输出串行二进制比特同时，软判决维特比译码模块将译码输出的期望信号与判决反馈器的输出r2(k)通过减法器得到误差信号e(k)，误差信号e(k)反馈至判决反馈均衡器的自适应控制算法从而更新其滤波器系数。本专利技术旨在将网格编码技术用于高速串行链路，提高高速背板芯片间电互连串行单链路系统的传输性能，降低误码率。在发送端采取卷积编码和四电平脉冲幅度调制相结合(可表示为TCM-PAM4)，接收端采取软判决维特比译码获取编码增益，提高传输的可靠性。(编码增益是一种度量，用来定义未编码的系统和编码的系统达到相同的误码率(BitErrorRate，BER)所需的最小信噪比(Signal-to-NoiseRate，SNR)的差值。)卷积编码和四电平脉冲幅度调制相结合(TCM-PAM4)的技术可以获得如下有益效果：(1)在发送端采取卷积编码获取纠错性能，使系统具有一定的抗干扰能力；(2)具有携带两比特信息能力的四电平脉冲幅度调制保证卷积编码所需的冗余度，使系统的有效传输速率不变；(3)卷积编码和脉冲幅度调制结合，利用网格编码调制使调制信号获取最大欧氏距离，在接收端采用软判决维特比译码，实现最佳信号检测，获取最大编码增益。高速串行链路系统采取卷积编码和四电平脉冲幅度调制相结合的网格编码调制，利用高阶调制信号集的冗余度，用大星座传送小比特数而获得纠错能力。为此先将一位比特编码成具有纠错能力的两比特码字，再映射到四电平星座上去，系统可获得2.55dB的编码增益。本专利技术发送端编码调制包括：(1)编码模块：将包含一个比特的输入信息序列{Xn,Xn＝0,1}进行码率为的卷积编码，得到两比特输出信号{Yn(1),Yn(0),Yn＝0,1}，其中n表示n时刻；(2)调制模块：根据网格编码调制进行发送信号星座点的子集分割，根据得到的分集映射关系，将编码器输出的两比特码字{Yn(1),Yn(0),Yn＝0,1}映射到四电平脉冲幅度调本文档来自技高网...

【技术保护点】
应用于高速背板芯片间电互连系统的网格编码调制方法；该方法使用发送端(1)和接收端(2)；其特征是：所述发送端(1)包括数据并转串模块(11)、网格编码调制模块(12)和前向反馈均衡器(13)；所述接收端(2)包括连续时间线性均衡器(21)、判决反馈均衡器(22)、时钟数据恢复模块(23)、软判决维特比译码模块(24)、数据串转并模块(25)；所述数据并转串模块(11)将输入的N位并行数据a[1:N]通过并串转换器转换为串行的二进制比特{Xn,Xn＝0,1}；所述网格编码调制模块(12)将二进制比特{Xn,Xn＝0,1}转换为四种电平脉冲波形s0(t)；所述前向反馈均衡器(13)通过输出信号s1(t)；所述信道(3)通过输出信号r0(t)；所述连续时间线性均衡器(21)通过输出信号r1(t)；所述判决反馈均衡器(22)通过输出信号r2(t)；所述时钟数据恢复模块(23)从连续时间线性均衡器(21)的输出信号r1(t)提取时钟，获得最佳采样时刻提供给判决反馈均衡器(22)；所述软判决维特比译码模块(24)通过输出信号r2(t)输出串行二进制比特并反馈误差信号e(k)至判决反馈均衡器(22)；所述数据串转并模块(25)将串行二进制比特转换为N位并行数据...

【技术特征摘要】
1.应用于高速背板芯片间电互连系统的网格编码调制方法；该方法使用发送端(1)和接收端(2)；其特征是：所述发送端(1)包括数据并转串模块(11)、网格编码调制模块(12)和前向反馈均衡器(13)；所述接收端(2)包括连续时间线性均衡器(21)、判决反馈均衡器(22)、时钟数据恢复模块(23)、软判决维特比译码模块(24)、数据串转并模块(25)；所述数据并转串模块(11)将输入的N位并行数据a[1:N]通过并串转换器转换为串行的二进制比特{Xn,Xn＝0,1}；所述网格编码调制模块(12)将二进制比特{Xn,Xn＝0,1}转换为四种电平脉冲波形s0(t)；所述前向反馈均衡器(13)通过输出信号s1(t)；信道(3)通过输出信号r0(t)；所述连续时间线性均衡器(21)通过输出信号r1(t)；所述判决反馈均衡器(22)通过输出信号r2(t)；所述时钟数据恢复模块(23)从连续时间线性均衡器(21)的输出信号r1(t)提取时钟，获得最佳采样时刻提供给判决反馈均衡器(22)；所述软判决维特比译码模块(24)通过输出信号r2(t)输出串行二进制比特并反馈误差信号e(k)至判决反馈均衡器(22)；所述数据串转并模块(25)将串行二进制比特转换为N位并行数据hchannel(t)为信道的脉冲响应，hCTLE(t)为连续时间线性均衡器(21)的时域脉冲响应，wn为前向反馈均衡器(13)的加权系数，wi(k)为第k时刻的滤波器系数，d(k-i)为r2(t)在k时刻第i个延迟单元上的判决输出。2.根据权利要求1所述的应用于高速背板芯片间电互连系统的网格编码调制方法，其特征是：所述网格编码调制模块(12)包括卷积编码器(121)和四电平脉冲调制电路；所述卷积编码器(121)将二进制比特{Xn,Xn＝0,1}的每一个比特输入经过码率的卷积编码后...

【专利技术属性】
技术研发人员：刘鹏，史航，王维东，郭俊，李顺斌，邬可俊，方兴，吴东，江国范，谢向辉，
申请(专利权)人：浙江大学，
类型：发明
国别省市：浙江;33