应用于高速背板芯片间电互连系统的网格编码调制方法技术方案

本发明专利技术公开了一种应用于高速背板芯片间电互连系统的网格编码调制方法，该方法涉及应用于高速背板芯片间电互连系统的网格编码调制技术，该方法通过信道编码和信号调制的协同设计，可以在既不增加信道频带宽度，也不降低有效信息传输速率的情况下获得编码增益，提高芯片间串行单链路的性能。该系统发送端包括数据并转串、网格编码调制、前向反馈均衡器，其中网格编码调制采取卷积编码和四电平脉冲幅度调制相结合的手段；接收端包括连续时间线性均衡器、判决反馈均衡器、时钟数据恢复、软判决维特比译码、数据串转并，其中判决反馈均衡器滤波器的系数更新基于软判决维特比译码后的纠错信号。

【技术实现步骤摘要】
应用于高速背板芯片间电互连系统的网格编码调制方法
本专利技术涉及高速背板芯片间电互连系统领域，具体是将网格编码调制(TrellisCodedModulation，TCM)技术用于高速背板芯片间电互连系统，通过编码的纠错能力获取编码增益，从而提高芯片间电互连串行单链路系统的可靠性。
技术介绍
高性能并行计算机系统的性能快速发展，对互连I/O带宽能力的需求与日俱增，高速串行器/解串器技术正在取代传统并行总线成为芯片间高速电互连接口技术的主流。高速串行器/解串器技术利用内部集成电路将并行数据流转化为串行流，要求高速背板电互连信道的数据传输速率达到20～40Gbit/s，通过均衡和时钟数据恢复技术提高数据传输速率。芯片间串行数据传输速率的提高和信道距离的增大给传输的有效性和可靠性带来了挑战，信号在传输过程中受到信道损耗、反射、串扰和噪声的影响，使得接收端接收到的信号码间干扰严重，从而导致高误码率。为了满足芯片间高速串行链路的低误码率需求，我们希望通过引入纠错控制编码使系统具有一定的纠错和抗干扰能力，提高传输的可靠性。纠错码通过在发送端对原码字增加多余的码字来扩大发送码字之间的差别，在接收端根本文档来自技高网...

【技术保护点】
应用于高速背板芯片间电互连系统的网格编码调制方法；该方法使用发送端(1)和接收端(2)；其特征是：所述发送端(1)包括数据并转串模块(11)、网格编码调制模块(12)和前向反馈均衡器(13)；所述接收端(2)包括连续时间线性均衡器(21)、判决反馈均衡器(22)、时钟数据恢复模块(23)、软判决维特比译码模块(24)、数据串转并模块(25)；所述数据并转串模块(11)将输入的N位并行数据a[1:N]通过并串转换器转换为串行的二进制比特{Xn,Xn＝0,1}；所述网格编码调制模块(12)将二进制比特{Xn,Xn＝0,1}转换为四种电平脉冲波形s0(t)；所述前向反馈均衡器(13)通过输出信号s1...

【技术特征摘要】
1.应用于高速背板芯片间电互连系统的网格编码调制方法；该方法使用发送端(1)和接收端(2)；其特征是：所述发送端(1)包括数据并转串模块(11)、网格编码调制模块(12)和前向反馈均衡器(13)；所述接收端(2)包括连续时间线性均衡器(21)、判决反馈均衡器(22)、时钟数据恢复模块(23)、软判决维特比译码模块(24)、数据串转并模块(25)；所述数据并转串模块(11)将输入的N位并行数据a[1:N]通过并串转换器转换为串行的二进制比特{Xn,Xn＝0,1}；所述网格编码调制模块(12)将二进制比特{Xn,Xn＝0,1}转换为四种电平脉冲波形s0(t)；所述前向反馈均衡器(13)通过输出信号s1(t)；信道(3)通过输出信号r0(t)；所述连续时间线性均衡器(21)通过输出信号r1(t)；所述判决反馈均衡器(22)通过输出信号r2(t)；所述时钟数据恢复模块(23)从连续时间线性均衡器(21)的输出信号r1(t)提取时钟，获得最佳采样时刻提供给判决反馈均衡器(22)；所述软判决维特比译码模块(24)通过输出信号r2(t)输出串行二进制比特并反馈误差信号e(k)至判决反馈均衡器(22)；所述数据串转并模块(25)将串行二进制比特转换为N位并行数据hchannel(t)为信道的脉冲响应，hCTLE(t)为连续时间线性均衡器(21)的时域脉冲响应，wn为前向反馈均衡器(13)的加权系数，wi(k)为第k时刻的滤波器系数，d(k-i)为r2(t)在k时刻第i个延迟单元上的判决输出。2.根据权利要求1所述的应用于高速背板芯片间电互连系统的网格编码调制方法，其特征是：所述网格编码调制模块(12)包括卷积编码器(121)和四电平脉冲调制电路；所述卷积编码器(121)将二进制比特{Xn,Xn＝0,1}的每一个比特输入经过码率的卷积编码后...

【专利技术属性】
技术研发人员：刘鹏，史航，王维东，郭俊，李顺斌，邬可俊，方兴，吴东，江国范，谢向辉，
申请(专利权)人：浙江大学，
类型：发明
国别省市：浙江;33