栅绝缘膜(201)设置在沟槽(TR)上。栅绝缘膜(201)具有沟槽绝缘膜(201A)和底部绝缘膜(201B)。沟槽绝缘膜(201A)覆盖侧壁(SW)和底部(BT)中的每个。底部绝缘膜(201B)设置在底部(BT)上，使沟槽绝缘膜(201A)夹在其间。底部绝缘膜(201B)的碳原子浓度低于沟槽绝缘膜(201A)的碳原子浓度。栅电极(202)接触沟槽绝缘膜(201A)在侧壁(SW)上的一部分。因此，可实现低阈值电压和大击穿电压。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及碳化硅半导体器件，特别地，涉及具有沟槽的碳化硅半导体器件。
技术介绍
日本专利特许公开N0.7-326755(专利文献I)公开了采用碳化硅衬底的沟槽栅型MOSFET (金属氧化物半导体场效应晶体管)。该专利公开描述了栅热氧化物膜在沟槽的底表面上的膜厚度比其在沟槽的侧表面上的膜厚度厚，使得阈值电压变低并且栅和漏之间的击穿电压变高。还描述了，沟槽的底表面对应于六方单晶碳化硅的允许快速氧化速率的碳平面，而沟槽的侧表面对应于垂直于这个碳平面并且允许缓慢氧化速率的平面。因此，通过执行一次热氧化物过程，可形成热氧化膜，使得沟槽侧表面上的热氧化膜的厚度与沟槽底表面上的热氧化膜的厚度大大不同。引用列表专利文献PTDl:日本专利特许公开N0.7-326755
技术实现思路
技术问题根据上述专利公开的技术，通过在碳化硅衬底的沟槽上进行热氧化，完全形成沟槽上的栅绝缘膜。这里使用的碳化硅衬底一般具有高结晶度，使得可形成薄且平的栅绝缘膜。以此方式，可实现低阈值电压。然而，在因此通过热氧化碳化硅而形成的绝缘膜中，在碳化硅中存在的碳原子保持不能被忽视的程度。根据本专利技术的专利技术人进行的研宄，保留在栅氧化物膜中的碳原子减小栅绝缘膜的介电击穿电阻。因此，认为上述传统技术中介电击穿电阻有进一步提高的空间。即，认为碳化硅半导体器件的击穿电压有进一步增加的空间。本专利技术致力于解决以上问题并且目的是提供具有低阈值电压和大击穿电压的碳化硅半导体器件。解决问题的技术方案本专利技术的一种碳化硅半导体器件包括碳化硅衬底、栅绝缘膜和栅电极。所述碳化硅衬底包括第一至第三层。所述第一层具有第一导电类型。所述第二层设置在所述第一层上并且具有第二导电类型。所述第三层设置在所述第二层上、通过所述第二层与所述第一层分开并且具有所述第一导电类型。所述碳化硅衬底被设置有沟槽。所述沟槽包括侧壁和底部，所述侧壁延伸通过所述第三层和所述第二层并且到达所述第一层，所述底部由所述第一层形成。所述栅绝缘膜设置在所述沟槽上。所述栅绝缘膜包括沟槽绝缘膜和底部绝缘膜。所述沟槽绝缘膜覆盖所述侧壁和所述底部中的每个。所述底部绝缘膜设置在所述底部上，使所述沟槽绝缘膜夹在其间。所述底部绝缘膜具有比所述沟槽绝缘膜的碳原子浓度低的碳原子浓度。所述栅电极设置在所述沟槽中。所述栅电极接触所述侧壁上的沟槽绝缘膜的一部分。根据这个碳化硅半导体器件，除了沟槽绝缘膜之外，通过底部绝缘膜确保栅电极和沟槽底部之间的电绝缘。在碳原子浓度低的情况下，底部绝缘膜具有高介电击穿电阻。因此，碳化硅半导体器件具有大击穿电压。另外，根据碳化硅半导体器件，栅电极接触沟槽绝缘膜在侧壁上的部分。即，栅电极面对形成沟道的侧壁，而底部绝缘膜没有夹在其间。因此，底部绝缘膜被设置成不增加阈值电压。因此，实现低阈值电压，而没有对底部绝缘膜的影响。优选地，所述底部上的沟槽绝缘膜的厚度和所述底部绝缘膜的厚度的总和大于所述侧壁上的沟槽绝缘膜的厚度。因此，可以使侧壁上的栅绝缘膜的厚度小，而可以使底部上的栅绝缘膜的厚度大。因此，可以使碳化硅半导体器件的击穿电压较大，而使阈值电压小。优选地，在所述底部上，所述底部绝缘膜的厚度大于所述沟槽绝缘膜的厚度。因此，在底部上，使由栅绝缘膜的底部绝缘膜形成的部分的比率大。这导致碳化硅半导体器件的击穿电压较大。优选地，底部上的沟槽绝缘膜的厚度小于侧壁上的沟槽绝缘膜的厚度。因此，在底部上进一步确保用于设置底部绝缘膜的区域。这导致碳化硅半导体器件的击穿电压较大。优选地，沟槽绝缘膜的碳原子浓度大于lX1015cm_3，所述底部绝缘膜的碳原子浓度小于lX1015cm_3。因此，使底部绝缘膜中的碳原子浓度足够低。这导致碳化硅半导体器件的击穿电压较大。优选地，底部绝缘膜具有大于10nm的厚度。这导致碳化硅半导体器件的击穿电压较大。优选地，沟槽绝缘膜是碳化硅的热氧化膜。这使得沟槽绝缘膜薄且平滑。这导致碳化硅半导体器件的击穿电压较大。优选地，底部绝缘膜由氧化硅、氮化硅和磷硅酸盐玻璃中的至少任一个形成。这导致碳化硅半导体器件的击穿电压较大。优选地，所述底部绝缘膜是含有硅且不含碳的膜的热氧化膜。这导致碳化硅半导体器件的击穿电压较大。本专利技术的有利效果如上所述，根据本专利技术，实现低阈值电压和大击穿电压。【附图说明】图1是示意性示出本专利技术的第一实施方式中的碳化硅半导体器件的构造的部分剖视图。图2是示意性示出图1的碳化硅半导体器件中包括的碳化硅衬底的形状的立体图。图3示出第二导电类型的区域设置有为了图的可视性而带阴影的更详细的图2的构造。图4是图1的放大视图。图5是示出沿着图4中的箭头Z的碳原子浓度的分布的曲线图。图6是示意性示出用于制造图1的碳化硅半导体器件的方法的第一步骤的部分剖视图。图7是示意性示出用于制造图1的碳化硅半导体器件的方法的第二步骤的部分剖视图。图8是示意性示出用于制造图1的碳化硅半导体器件的方法的第三步骤的部分剖视图。图9是示意性示出用于制造图1的碳化硅半导体器件的方法的第四步骤的部分剖视图。图10是示意性示出用于制造图1的碳化硅半导体器件的方法的第五步骤的部分剖视图。图11是示意性示出用于制造图1的碳化硅半导体器件的方法的第六步骤的部分剖视图。图12是示意性示出用于制造图1的碳化硅半导体器件的方法的第七步骤的部分剖视图。图13是示意性示出用于制造图1的碳化硅半导体器件的方法的第八步骤的部分剖视图。图14是示意性示出用于制造图1的碳化硅半导体器件的方法的第九步骤的部分剖视图。图15是示意性示出用于制造图1的碳化硅半导体器件的方法的第十步骤的部分剖视图。图16是示意性示出用于制造图1的碳化硅半导体器件的方法的第十一步骤的部分剖视图。图17是示意性示出用于制造图1的碳化硅半导体器件的方法的第十二步骤的部分剖视图。图18是示意性示出用于制造图1的碳化硅半导体器件的方法的第十三步骤的部分剖视图。图19是示意性示出用于制造比较例的碳化硅半导体器件的方法的一个步骤的部分剖视图。图20是示意性示出本专利技术的第二实施方式中的碳化硅半导体器件的构造的部分剖视图。图21是示意性示出碳化硅半导体器件中包括的碳化硅衬底的表面中的精细结构的部分剖视图。图22示出多型4H的六方晶体中的(000_1)平面的晶体结构。图23示出沿着图22中的XXII1-XXIII线的(11-20)平面的晶体结构。图24示出(11-20)平面内的表面附近的图21的组合平面的晶体结构。图25示出当从(01-10)平面观看时图21的组合平面。图26是示出在执行热蚀刻的情况和不执行热蚀刻的情况中的每个中、当宏观地观看时沟道迀移率与沟道表面和(000-1)平面之间的角度之间的示例性关系的曲线图。图27是示出沟道迀移率与沟道方向和〈0-11-2〉方向之间的角度之间的示例性关系的曲线图。图28示出图21的修改形式。【具体实施方式】下面基于附图描述本专利技术的实施方式。应该注意，在下述附图中，相同或对应的部分被赋予相同的参考标记并且没有重复进行描述。关于本说明书中的结晶指示，个体取向用[]标示，群取向用〈> 标示，个体平面用O标示，群平面用{}标示。另外，一般地，通过在数字上部附带(横条)来表示负结晶当前第1页1 2 3 4 本文档来自技高网...
【技术保护点】
一种碳化硅半导体器件，所述碳化硅半导体器件包括：碳化硅衬底，所述碳化硅衬底包括具有第一导电类型的第一层、设置在所述第一层上并且具有第二导电类型的第二层、以及通过所述第二层来与所述第一层分开地被设置在所述第二层上并且具有所述第一导电类型的第三层，所述碳化硅衬底被设置有沟槽，所述沟槽具有侧壁和底部，所述侧壁延伸通过所述第三层和所述第二层并且到达所述第一层，所述底部由所述第一层形成；栅绝缘膜，所述栅绝缘膜设置在所述沟槽上，所述栅绝缘膜包括沟槽绝缘膜和底部绝缘膜，所述沟槽绝缘膜覆盖所述侧壁和所述底部中的每个，以使所述沟槽绝缘膜被夹在所述底部绝缘膜与所述底部之间的方式来将所述底部绝缘膜设置在所述底部上，所述底部绝缘膜具有比所述沟槽绝缘膜的碳原子浓度低的碳原子浓度；以及栅电极，所述栅电极设置在所述沟槽中，所述栅电极与所述沟槽绝缘膜在所述侧壁上的部分相接触。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：增田健良，斋藤雄，林秀树，日吉透，和田圭司，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP
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