具有减少泄露阱衬底结的MOS晶体管制造技术

金属氧化物半导体(MOS)晶体管(340)包括具有顶侧半导体表面(106)的衬底(105)，顶侧半导体表面(106)掺杂有具有基线掺杂水平的第一掺杂物类型。阱(210)在掺杂有第二掺杂类型的半导体表面中形成。阱形成具有阱耗尽区域(215)的阱衬底结。倒掺杂区域(220)在掺杂有第一掺杂物类型的阱衬底结的下方并在峰值第一掺杂物浓度的位置处具有高出基线掺杂水平5-100倍之间的峰值第一掺杂物浓度，其中，在阱衬底结的两端具有零偏压时，倒掺杂区域的总剂量的至少90％在阱耗尽区域的底部的下方。栅极结构(341、342)在阱上。源极区域(344)和漏极区域(345)在栅极结构的相对侧上。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及包括具有pn结的集成电路的半导体器件，其包括用于减少pn结泄露的掺杂布置。
技术介绍
泄露电流已成为互补金属-氧化物半导体(CMOS)集成电路(IC)的待机功耗的重要贡献者，并且通常通过晶体管参数截止状态电流(1ff)在晶体管电平处进行测量。当在施加漏极到源极一定的电压(Vdd)的情况下，所施加的栅极电压是零时，1ff是漏极电流。1ff受器件的阈值电压(Vt)、沟道物理尺寸、沟道/表面掺杂分布、漏极/源极结深度、栅极电介质厚度和Vdd的影响。已知长沟道器件中的1ff受控于来自漏极阱结和阱衬底结的反向偏压泄漏。短沟道晶体管通常需要较低的功率供给电平，以减小它们的内部电场和功率消耗。使用较低的功率供给电平迫使Vt减小，这能够引起1ff的显著增加。因此，如果能够减少反向偏压阱衬底泄漏，则能够减少IC的待机功率。
技术实现思路
所公开的实施例包括用于形成金属氧化物半导体(MOS)晶体管的方法和由此形成的1C，包括至少一种用于增强(增加)阱衬底结的耗尽区域(阱耗尽区域)的底部下方的衬底掺杂的高能量注入物，以在此耗尽区域的底部的一个扩散长度内添加倒掺杂区域。增加的衬底掺杂本文档来自技高网...

【技术保护点】
一种金属氧化物半导体晶体管，即MOS晶体管，包括：衬底，其具有半导体表面，所述半导体表面掺杂有具有基线掺杂水平的第一掺杂物类型；阱，其在掺杂有第二掺杂类型的所述半导体表面中形成，所述阱形成具有阱耗尽区域的阱衬底结；倒掺杂区域，其在掺杂有所述第一掺杂物类型的所述阱衬底结的下方并在峰值第一掺杂物浓度的位置处具有高出所述基线掺杂水平5到100倍之间的峰值第一掺杂物浓度，其中，在所述阱衬底结的两端具有零偏压时，所述倒掺杂区域的总剂量的至少90％在所述阱耗尽区域的底部的下方；栅极结构，其在所述阱上，以及源极区域和漏极区域，所述源极区域和漏极区域在所述栅极结构的相对侧上。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：T·J·伯德伦，A·查特吉，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US