降低MOS芯片内阻的封装结构及封装方法技术

本发明专利技术公开了一种降低MOS芯片内阻的封装结构及其封装方法，该封装结构包括硅衬底，硅衬底的正面具有形成至少一个MOS管的第一源极、第一漏极和第一栅极，硅衬底的背面形成有对应漏极的盲孔，盲孔内和硅衬底的背面均铺设有一层金属层。该封装结构能够减少MOS芯片漏极的等效电阻的阻值；且通过在MOS芯片背面形成盲孔，有利于增强MOS芯片的强度，通过在盲孔内及MOS芯片背面形成金属层，能够大大提升MOS芯片的散热效果，降低导通时的功耗。该封装方法采用晶圆级先整体封装再切割的工艺，相对于目前的传统封装工艺，整体成本大大降低。

【技术实现步骤摘要】
降低MOS芯片内阻的封装结构及封装方法
本专利技术涉及一种M0S芯片的封装结构及封装方法，具体是涉及一种降低M0S芯片内阻的封装结构及封装方法。
技术介绍
MOS (Metal Oxide Semiconductor Field Effect Transistor, MOSFET)管，即金属氧化物半导体型场效应管，属于场效应管中的绝缘栅型。在电子电路中，M0S管通常被用于放大电路或开关电路。高清、液晶、等离子电视中广泛的应用了 M0S管，以取代过去的大功率晶体三极管，大大提高了整机的效率、可靠性、降低了整机的故障率。 M0S芯片通常以硅为衬底，经过氧化、光刻、多晶硅沉积、杂质扩散、淀积氧化层、蒸铝等工艺制作形成。M0S芯片中至少包含一个M0S管。通常，M0S芯片在制作完成之后，力口上一个外壳，即M0S管封装。 目前,M0S管的封装方式主要是通过wire bond的方式将芯片与PCB进行键合，按此封装方式封装后的M0S芯片内阻偏大，散热效果差。由于M0S管是电压控制电流器件，这就要求M0S管的内阻越小越好，即硅衬底的内阻越小越好，小功率的M0S管一般在几十毫欧左右，大功率在几个欧姆。如果内阻过大，M0S管的导通损耗变大，导通压降变高，发热会增加；比如在开关电源的应用中，如果导通内阻很大，轻则M0S管散热很差，重则烧坏驱动M0S管的电源管理1C。 为了解决上述技术问题，现有技术通过在M0S芯片的硅衬底的背部铺设一层金属层，形成M0S芯片封装结构，这种形式的M0S芯片封装结构由于采用金属的内阻与M0S芯片的硅衬底的内阻进行并联，因此一定程度上降低了 M0S芯片的内阻。但是，这种形式的M0S芯片封装结构得到的等效电阻并非为最低阻值，特别是在某些有特殊要求的电池电源保护芯片中，它的阻值并不能满足使用要求。
技术实现思路
为了进一步降低M0S芯片的内阻，本专利技术提出一种降低M0S芯片内阻的封装结构及封装方法，能够进一步地减小M0S芯片漏极的等效电阻的阻值，增强芯片的性能，降低导通时的功耗。 本专利技术的技术方案是这样实现的: 一种降低M0S芯片内阻的封装结构，包括硅衬底，所述硅衬底的正面具有形成至少一个M0S管的源极、漏极和栅极，所述硅衬底的背面与所述漏极相对的位置形成有盲孔，所述盲孔内和所述硅衬底的背面均铺设有一层金属层。 作为本专利技术的进一步改进，所述硅衬底的正面具有形成双M0S管的源极、漏极和栅极，分别为形成其中一个M0S管的第一源极、第一漏极、第一栅极和形成其中另一个M0S 管的第二源极、第二漏极、第二栅极。 作为本专利技术的进一步改进，所述盲孔的深度范围为10μπι-750μπι。 作为本专利技术的进一步改进，所述盲孔的横截面形状为圆形或矩形或椭圆形。 作为本专利技术的进一步改进，所述盲孔为上下开口相等的直孔或上下开口不等的斜孔。 作为本专利技术的进一步改进，所述盲孔的横截面为圆形，且所述盲孔的孔径为10um_300um。 作为本专利技术的进一步改进，所述金属层的材质为金或铜或铝或银或钛或合金。 一种降低M0S芯片内阻的封装结构的封装方法，步骤如下: a、提供一具有若干个M0S芯片单兀的晶圆，每个M0S芯片单兀包括娃衬底，娃衬底的正面具有形成至少一个M0S管的源极、漏极和栅极，选择具有源极和栅极的一面作为晶圆的第一表面，另一面作为晶圆的第二表面； b、对晶圆的第二表面进行研磨，将晶圆减薄至所需厚度； c、对晶圆的第_■表面进行光刻，将晶圆上每个M0S芯片单兀上的每个漏极相对应的地方暴露出来； d、通过蚀刻工艺在与每个漏极相对应的地方蚀刻出盲孔； e、在晶圆的第二表面和每个盲孔内铺设一层金属层； f、在晶圆的第一表面上做用于连接外界的引线； g、对晶圆进行切割，形成单个M0S芯片单元封装结构。 作为本专利技术的进一步改进，在步骤e中，铺设所述金属层的方法为电镀或化学镀或者物理气相沉积。 作为本专利技术的进一步改进，在步骤f中，所述引线为锡球或键合线。 本专利技术的有益效果是:本专利技术提供一种降低M0S芯片内阻的封装结构及封装方法，该封装结构能够减少M0S芯片漏极的等效电阻的阻值；且通过在M0S芯片背面形成盲孔，有利于增强M0S芯片的强度，通过在盲孔内及M0S芯片背面形成金属层，能够大大提升M0S芯片的散热效果，降低导通时的功耗。较佳的，该封装结构应用于电源管理保护电路上，形成的双M0S芯片封装结构，能够进一步减少两个M0S管的漏极D间的等效电阻R的阻值。该封装方法采用晶圆级先整体封装再切割的工艺，相对于目前的传统封装工艺，整体成本大大降低。 【附图说明】 图1为M0S管的示意图； 图2为现有的具有双M0S管电源管理芯片的封装结构示意图； 图3为本专利技术降低M0S芯片内阻的封装结构实施例1的示意图； 图4为本专利技术降低M0S芯片内阻的封装结构实施例2的示意图。 结合附图，作以下说明: 1——硅衬底2——盲孔 3——金属层S——源极 D——漏极G——栅极 Si——第一源极Di——第一漏极 Gi——第一栅极S2——第二源极 D2——第二漏极G2——第二栅极 札一第一等效电阻R2——第二等效电阻 【具体实施方式】 实施例1 如图3所示，一种降低M0S芯片内阻的封装结构，应用于开关或隔离作用的单M0S管，该封装结构包括硅衬底1，所述硅衬底的正面具有形成一个M0S管的源极S、漏极D和栅极G，所述硅衬底的背面与所述漏极相对的位置形成有盲孔2，所述盲孔内和所述硅衬底的背面均铺设有一层金属层3。该金属层可以为填满或不填满盲孔，具体实施时，可以根据实际需要对盲孔内的金属层的厚度进行调整。 优选的，所述盲孔的深度范围为10 μ m-750 μ m。 优选的，所述盲孔的横截面形状为圆形或矩形或椭圆形。 优选的，所述盲孔为上下开口相等的直孔或上下开口不等的斜孔。 优选的，所述盲孔的横截面为圆形，且所述盲孔的孔径为10um-300um。 优选的，所述金属层的材质为金或铜或铝或银或钛或合金。 上述封装结构能够减少单M0S芯片漏极的等效电阻的阻值；且通过在M0S芯片背面形成盲孔，有利于增强M0S芯片的强度，通过在盲孔内及M0S芯片背面形成金属层，能够大大提升M0S芯片的散热效果，降低导通时的功耗。 实施例2 如图4所示，一种降低M0S芯片内阻的封装结构，应用于电源管理保护中，该封装结构包括硅衬底1，所述硅衬底的正面具有形成其中一个M0S管的第一源极&、第一漏极Dp第一栅极h和形成其中另一个M0S管的第二源极S2、第二漏极D2、第二栅极G2，对应所述第一漏极和所述第二漏极，所述硅衬底的背面分别形成有盲孔2，所述盲孔内和所述硅衬底的背面均铺设有一层金属层3。 优选的，硅衬底背面对应第一漏极和第二漏极的两个盲孔深度相同，且两个盲孔的深度范围为10 μ m-750 μ m。 优选的，硅衬底背面对应第一漏极和第二漏极的两个盲孔的横截面形状相同，且都为圆形。 优选的，硅衬底背面对应第一漏极和第二漏极的两个盲孔均为上下开口相等的直孔。 优选的，硅衬底背面对应第一漏极和第二漏极的两个盲孔的横截面均为圆形，且两个盲孔的孔径相同均为10um-300um本文档来自技高网...

【技术保护点】
一种降低MOS芯片内阻的封装结构，其特征在于：包括硅衬底(1)，所述硅衬底的正面具有至少一个MOS管的源极(S)、漏极(D)和栅极(G)，所述硅衬底的背面与所述漏极相对的位置形成有盲孔(2)，所述盲孔内和所述硅衬底的背面均铺设有一层金属层(3)。

【技术特征摘要】
1.一种降低MOS芯片内阻的封装结构,其特征在于:包括娃衬底(I),所述娃衬底的正面具有至少一个MOS管的源极(S)、漏极(D)和栅极(G)，所述硅衬底的背面与所述漏极相对的位置形成有盲孔(2)，所述盲孔内和所述硅衬底的背面均铺设有一层金属层(3)。2.根据权利要求1所述的降低MOS芯片内阻的封装结构，其特征在于:所述硅衬底的正面具有形成双MOS管的源极(S)、漏极(D)和栅极(G)，分别为形成其中一个MOS管的第一源极(S)、第一漏极(D1)、第一栅极(G1)和形成其中另一个MOS管的第二源极(S2)、第二漏极(D2)、第二栅极(G2)。3.根据权利要求1所述的降低MOS芯片内阻的封装结构，其特征在于:所述盲孔的深度范围为10 μ m-750 μ m。4.根据权利要求1所述的降低MOS芯片内阻的封装结构，其特征在于:所述盲孔的横截面形状为圆形或矩形或椭圆形。5.根据权利要求1所述的降低MOS芯片内阻的封装结构，其特征在于:所述盲孔为上下开口相等的直孔或上下开口不等的斜孔。6.根据权利要求1所述的降低MOS芯片内阻的封装结构，其特征在于:所述盲孔的横截面为圆形，且所述盲孔的孔径为10um-300...

【专利技术属性】
技术研发人员：肖智轶，万里兮，沈建树，黄小花，王晔晔，钱静娴，翟玲玲，杨力，
申请(专利权)人：华天科技昆山电子有限公司，
类型：发明
国别省市：江苏;32