减小噪声峰值和编程时间的闪速存储器器件及其编程方法技术

减小噪声峰值和编程时间的闪速存储器器件及其编程方法。一种通过存储器单元的编程块的串行编程来减小噪声峰值和编程时间的闪速存储器器件。编程组的时间间隔或数目根据在多个编程循环中的正在进行的编程循环而减少，从而减少了总编程时间。

【技术实现步骤摘要】

本专利技术涉及闪速存储器器件及其编程方法，并且更特别地，涉及减少编程时间的闪速存储器器件及其编程方法。
技术介绍
随着移动系统和各种应用系统的发展，对于闪速存储器器件的需求已经提高。闪速存储器器件即便在没有电力供应时也能够存储数据。一般而言，利用隧道现象对闪速存储器器件中的闪速存储器单元编程。在编程期间，应用了增量阶跃脉冲编程(ISPP)法，以使闪速存储器单元中的阈值电压分布变得密集。在ISSP方法中，将编程电压施加于闪速存储器单元，然后通过将阈值电压与校验电压相比较来校验闪速存储器单元。对于具有该低于校验电压的阈值电压的闪速存储器单元，施加新的较高的编程电压。闪速存储器器件的编程操作以页为单位执行。这时，在连接到编程存储器单元的所选位线与连接到编程禁止存储器单元的非选位线之间会发生即时耦合噪声。为了减小即时耦合噪声的峰值，将闪速存储器单元划分成若干编程块，并且编程块被顺序编程。并且，在编程块的编程起点之间存在时间间隔。这时，由于时间间隔的累积原因，增加了总编程时间。
技术实现思路
本专利技术针对在减小噪声峰值情况下具有经减少的总编程时间的闪速存储器器件。根据本专利技术的实施方式，提供了使用具有多个编程循环的ISPP编程操作的闪速存储器器件。根据本专利技术的实施方式的闪速存储器器件包括具有以包含字线和位线的矩阵结构排列的多个闪速存储器单元的存储器阵列。多个闪速存储器单元被划分成多个编程块。包括编程电压提供部，以向所选择的字线提供编程电压并且该编程电压根据多个编程循环的进行而提高。包括控制信号生成部，以提供缓冲器控制信号。缓冲器控制信号以多个编程循环中的至少一个中的时间间隔被顺序地激活。此外，包括具有多个页缓冲器的页缓冲器部。多个页缓冲器中的每个响应于对应的缓冲器控制信号而被使能，以向它所对应的编程块的位线提供对应的编程数据。在这里，根据在多个编程循环中的正在进行的编程循环，时间间隔减小。根据本专利技术的另一实施方式，提供了一种用于对具有多个闪速存储器单元的闪速存储器器件进行编程的方法。根据这种实施方式的闪速存储器器件的编程方法包括将多个闪速存储器单元划分成多个编程块的第一编程循环步骤。第一编程循环步骤多个第一编程块中的选择的字线提供第一编程电压并且第一编程块中的位线提供对应的第一编程数据。顺序地提供针对多个第一编程块的第一编程数据。第二编程循环步骤将多个闪速存储器单元划分成多个第二编程块。第二编程循环步骤向多个第二编程块中的所选择的字线提供第二编程电压并且向多个第二编程块中的位线提供对应的第二编程数据。顺序地提供针对多个第二编程块的第二编程数据。在这里，第二编程电压高于第一编程电压，并且第二编程块的数目小于第一编程块的数目。在根据本专利技术的实施方式的闪速存储器器件中，编程块被顺序编程。结果，在根据本专利技术的闪速存储器器件中，噪声峰值减小。此外，编程组的时间间隔或数目减小。结果，在根据本专利技术的实施方式的闪速存储器器件中，总编程时间最终大大减少。附图说明本专利技术的上述和其它目标、特征以及优点通过参考附图详细地描述其示例性实施方式而对于本领域的普通技术人员而言将变得更显而易见，在附图中：图1是例示根据本专利技术的示例性实施方式的闪速存储器器件的图；图2是用于说明根据在图1的闪速存储器器件中的编程循环进展而顺序提高的编程电压的图；图3A和图3B是用于说明缓冲器控制信号中的活动定时之间的时间间隔的图，所述时间间隔根据在图1的闪速存储器器件中的编程循环进展而顺序减小；图4是用于说明根据图3B的时间间隔中的改变的在编程组的数目的改变的图；图5是例示根据本专利技术的示例性实施方式的闪速存储器器件的编程方法的流程图；以及图6是例示根据本专利技术的其它示例性实施方式的闪速存储器器件的编程方法的流程图。具体实施方式将参考附图在下面详细地描述本专利技术的示例性实施方式。虽然本专利技术连同其示例实施方式一起被示出和描述，但是在不背离本专利技术的精神和范围的情况下能够做出各种修改。在下文中，将参考附图更详细地描述本专利技术的示例性实施方式。图1是例示根据本专利技术的示例性实施方式的闪速存储器器件并且例示与本专利技术的技术精神有关的闪速存储器器件的一部分而不是整个闪速存储器器件的图。图1的闪速存储器器件进行执行ISSP(增量阶跃脉冲编程)法的编程操作。在本文中，根据ISPP方法，在一个编程周期中执行多个编程循环。施加在闪速存储器单元上的编程电压根据在多个编程循环的正在进行的编程循环中所施加的电压逐个编程循环提高。参照图1，根据本专利技术的闪速存储器器件包括：存储器阵列100、编程电压提供部200、页缓冲器部300以及控制信号生成部400。存储器阵列100具有多个闪速存储器单元MC。闪速存储器单元MC以包含字线(WL)和位线(BL)的矩阵结构排列。在本文中，多个闪速存储器单元MC被划分成多个编程块110、120、130和140。优选的是，根据本专利技术的一个实施方式的闪速存储器器件是NAND型。在NAND型闪速存储器中，多个闪速存储器单元MC被连接为一个串(STR)。编程电压提供部200经由行解码器500向所选择的字线(WL)提供编程电压(VPRM)。由循环信息信号XCLP来控制提供编程电压VPRM。循环信息信号XCLP包含关于编程循环的进行状态(即，第一编程循环或第二编程循环的状态)的信息，针对第二编程循环或第三编程循环。参照图2，编程电压VPRM根据在多个编程循环的正在进行的编程循环中的编程电压逐个编程循环而提高。适合的编程电压提供部200为本领域的技术人员所知并且可供本领域的技术人员所用。因此，其具体细节被省略。返回到图1，页缓冲器部300包括多个页缓冲器310、320、330以及340。页缓冲器310、320、330以及340中的每一个对应于编程块110、120、130和140中的一个，并且响应于对应的缓冲器控制信号XCON1、XCON2、XCON3以及XCON4而被使能。此外，每个页缓冲器向对应的编程块的位线提供对应的编程数据(PT)。例如，当第一缓冲器控制信号XCON1被激活时，第一页缓冲器310中的多个缓冲器开关311_1至311_n被接通，并且向第一编程块110中的位线(BL)提供对应的编程数据(PT)。编程数据(PT)的值根据选择的闪速存储器单元MC是编程单元还是编程禁止单元来确定。当所选闪速存储器单元MC是编程单元时，编程数据(PT)的值是接地电压VSS。当所选闪速存储器单元MC本文档来自技高网...

【技术保护点】
一种闪速存储器器件，该闪速存储器器件包括：存储器阵列，该存储器阵列包括以包括多个字线和多个位线的矩阵结构排列的多个闪速存储器单元，所述多个闪速存储器单元被划分成多个编程块；编程电压提供部，该编程电压提供部与所述多个闪速存储器单元通信以向所述多个字线中的所选择的字线提供编程电压；页缓冲器部，其包括多个页缓冲器，每个页缓冲器对应于所述编程块中的一个并且与其对应的编程块中的位线通信，以向该对应的编程块的位线提供编程数据；以及控制信号生成部，该控制信号生成部与所述多个页缓冲器通信，以根据增量阶跃脉冲编程法在一系列编程循环中的每个中向所述多个页缓冲器提供多个缓冲器控制信号，在每个编程循环中所述缓冲器控制信号被以在后续缓冲器控制信号之间的时间间隔顺序地激活，所述时间间隔随着该系列编程循环中的每个循环而减小并且由所述编程电压提供单元提供的所述编程电压随着该系列编程循环中的每个循环而提高。

【技术特征摘要】
2013.09.02 KR 10-2013-01049511.一种闪速存储器器件，该闪速存储器器件包括：
存储器阵列，该存储器阵列包括以包括多个字线和多个位线的矩阵结构排列的多
个闪速存储器单元，所述多个闪速存储器单元被划分成多个编程块；
编程电压提供部，该编程电压提供部与所述多个闪速存储器单元通信以向所述多
个字线中的所选择的字线提供编程电压；
页缓冲器部，其包括多个页缓冲器，每个页缓冲器对应于所述编程块中的一个并
且与其对应的编程块中的位线通信，以向该对应的编程块的位线提供编程数据；以及
控制信号生成部，该控制信号生成部与所述多个页缓冲器通信，以根据增量阶跃
脉冲编程法在一系列编程循环中的每个中向所述多个页缓冲器提供多个缓冲器控制
信号，在每个编程循环中所述缓冲器控制信号被以在后续缓冲器控制信号之间的时间
间隔顺序地激活，所述时间间隔随着该系列编程循环中的每个循环而减小并且由所述
编程电压提供单元提供的所述编程电压随着该系列编程循环中的每个循环而提高。
2.根据权利要求1所述的闪速存储器器件，其中，所述闪速存储器器件包括
NAND型闪速存储器器件。
3.一种用于对包括被划分成多个编程块的多个闪速存储器单元的闪速存储器器
件进行编程的方法，该方法包括以下步骤：
在第一编程循环期间向所述多个编程块中的所选择的字线提供第一编程电压，并
且向所述多个编程块中的位线提供对应的第一编程数据，针对所述多个编程块的所述
第一编程数据被以后续编程块之间的第一时间间隔顺序地提供给所述多个编...

【专利技术属性】
技术研发人员：李钟哲，
申请(专利权)人：菲德里克斯有限责任公司，尼莫斯科技有限责任公司，
类型：发明
国别省市：韩国;KR