阵列基板及其制作方法以及液晶显示器技术

本发明专利技术公开了一种阵列基板及其制作方法以及液晶显示器，包括：基板；多条数据线，配置在基板上；多条扫描线，与数据线相交；多条共用电极线，相交于数据线；每相邻两条扫描线以及相邻两条数据线定义出一像素结构，像素结构包括：薄膜晶体管组件，电连接数据线以及扫描线；第一像素电极、第二像素电极、第三像素电极以及第四像素电极，形成2x2结构，电连接于薄膜晶体管组件，通过共用电极线间隔开，其中第一像素电极、第二像素电极、第三像素电极以及第四像素电极的共用电极线连接在一起。通过上述方式，本发明专利技术能够使共用电线极形成低电阻值的紧密网络，极好地稳定了共用电极线的电位，杜绝了像素充电不准而造成的显示不良。

【技术实现步骤摘要】

本专利技术涉及显示
，特别是涉及一种阵列基板及其制作方法以及液晶显示器。
技术介绍
图1详细示例了一个五道光罩制程的液晶面板像素。其中，细黑线框出了一个像素100的大小。像素100包括：第一金属层11、13用于制作扫描线11、共用电极线13；非晶硅层14用于制作TFT(Thin Film Transistor，薄膜晶体管)的有源层；第二金属层12用于制作信号线、TFT的源极和漏极；过孔层16用于制作过孔使上下层的金属导通；像素电极层15用于制作像素电极ITO区。在一般面板设计中，像素为简单地重复性排列。因此，可以将图1所示的像素阵列化为图2所示的结构。如图2所示，由于共用电极线13和扫描线11为同层金属制备，而每行像素的共用电极线13在列阵内都是不能相接的，所以只能在阵列外通过专门的走线相接。出于开口率的考虑，共用电极线13一般都很窄，无法通过额外挖过孔来连接不同行的共用电极线13。并且，阵列内的共用电极线13的电容电阻延迟(RC Delay)很大，共用电极线13的电位容易在像素的充电过程被数据线11和像素电极层15拉动，导致像素电极ITO的充电电压不准。
技术实现思路
本专利技术解决的技术问题是，提供一种阵列基板及其制作方法以及液晶显示器，能够使共用电线极形成低电阻值的紧密网络，极好地稳定了共用电极线的电位，杜绝了像素充电不准而造成的显示不良。为解决上述技术问题，本专利技术提供了一种阵列基板，包括：基板；多条数据线，配置在基板上；多条扫描线，与数据线相交；多条共用电极线，相交于数据线；每相邻两条扫描线以及相邻两条数据线定义出一像素结构，像素结构包括：薄膜晶体管组件，电连接数据线以及扫描线；第一像素电极、第二像素电极、第三像素电极以及第四像素电极，形成2x2结构，电连接于薄膜晶体管组件，通过共用电极线间隔开，其中第一像素电极、第二像素电极、第三像素电极以及第四像素电极的共用电极线连接在一起。其中，像素结构呈中心对称。其中，位于像素结构中部的共用电极线呈十字架形状。其中，共用电极线靠近扫描线的两端分别设置过孔。其中，过孔通过金属走线与相邻像素结构的共用电极线连接。为解决上述技术问题，本专利技术提供了一种阵列基板的制作方法，包括：在基板上将每相邻两条扫描线以及相邻两条数据线定义出一像素结构，像素结构包括：薄膜晶体管组件，电连接数据线以及扫描线；第一像素电极、第二像素电极、第三像素电极以及第四像素电极，形成2x2结构，电连接于薄膜晶体管组件，通过共用电极线间隔开；将第一像素电极、第二像素电极、第三像素电极以及第四像素电极的共用电极线连接在一起。其中，像素结构呈中心对称。其中，位于像素结构中部的共用电极线呈十字架形状。其中，共用电极线靠近扫描线的两端分别设置过孔，通过金属走线与相邻像素结构的共用电极线连接。为解决上述技术问题，本专利技术提供了一种液晶显示器，包括前述的阵列基板。通过上述方案，本专利技术的有益效果是：通过每相邻两条扫描线以及相邻两条数据线定义出一像素结构，包括：薄膜晶体管组件，电连接数据线以及扫描线；第一像素电极、第二像素电极、第三像素电极以及第四像素电极，形成2x2结构，电连接于薄膜晶体管组件，通过共用电极线间隔开，其中第一像素电极、第二像素电极、第三像素电极以及第四像素电极的共用电极线连接在一起，能够使共用电线极形成低电阻值的紧密网络，极好地稳定了共用电极线的电位，杜绝了像素充电不准而造成的显示不良。附图说明图1是现有技术中的像素结构示意图；图2是现有技术中阵列基板的结构示意图；图3是本专利技术实施例的阵列基板的结构示意图；图4是本专利技术实施例的阵列基板的像素的排列示意图；图5是本专利技术实施例的阵列基板的制作方法的流程示意图。具体实施方式请参阅图3，图3是本专利技术实施例的阵列基板的结构示意图。如图3中的图a所示，阵列基板包括基板(图未示)、多条数据线22、多条扫描线21以及多条共用电极线23。多条数据线22配置在基板上，多条扫描线21与数据线22相交，多条共用电极线23相交于数据线22。每相邻两条扫描线21以及相邻两条数据线22定义出一像素结构200。像素结构200包括：薄膜晶体管组件24、第一像素电极200、第二像素电极201、第三像素电极202以及第四像素电极203。薄膜晶体管组件24电连接数据线22以及扫描线21；第一像素电极200、第二像素电极201、第三像素电极以及第四像素电极形成2x2结构，电连接于薄膜晶体管组件，通过共用电极线间隔开。其中第一像素电极、第二像素电极、第三像素电极202以及第四像素电极203的共用电极线连接在一起。位于像素结构20中部的共用电极线23呈十字架形状，其宽度为5-20μm，有足够的空间制作过孔272以与相邻像素结构的共用电极线连接。图3中，图b为虚线框27放大后的结构示意图，图c为虚线框27放大后的结构示意图。共用电极线23靠近扫描线21的两端分别设置过孔272、282。该过孔272、282通过金属走线271、281与相邻像素结构的共用电极线连接。从图3中的图a可以看出，像素结构20呈中心对称。其形成过程如图4所示，每2×2个相邻的像素200、201、202、203组成一个像素结构20，采用中心对称的布局进行重新排列，像素200与像素201间的共用电极线、像素200与像素202间的共用电极线、以及像素201与像素203间的共用电极线不再被扫描线隔开，因此可以将其全部相接，形成如图3所示的呈十字架形状的共用电极线，其宽度也增加，使得能够在靠近扫描线的上下两端分别制作一过孔，通过该过孔分别与上下相邻的像素结构的共用电极线连接，使共用电极线形成低电阻值的紧密网络，极大地降低了共用电极线的电阻，单点的共用电极线电位波动能迅速地被平衡掉，杜绝了像素充电不准而造成的显示不良。图5是本专利技术实施例的阵列基板的制作方法的流程示意图。如图5所示，阵列基板的制作方法包括：步骤S10：在基板上将每相邻两条扫描线以及相邻两条数据线定义出一像素结构，像素结构包括：薄膜晶体管组件，电连接数据线以及扫描线。阵列基板包括基板、多条数据线、多条扫描线以及多条共用电极线。多条数据线配置在基板上，多条扫描线与数据线相交，多条共用电极线相交于数据线。步骤S10中形成的像素结构呈中心对称。薄膜晶体管组件位于扫描本文档来自技高网...

【技术保护点】
一种阵列基板，其特征在于，所述阵列基板包括：基板；多条数据线，配置在所述基板上；多条扫描线，与所述数据线相交；多条共用电极线，相交于所述数据线；每相邻两条扫描线以及相邻两条数据线定义出一像素结构，所述像素结构包括：薄膜晶体管组件，电连接所述数据线以及所述扫描线；第一像素电极、第二像素电极、第三像素电极以及第四像素电极，形成2x2结构，电连接于所述薄膜晶体管组件，通过所述共用电极线间隔开，其中所述第一像素电极、所述第二像素电极、所述第三像素电极以及所述第四像素电极的共用电极线连接在一起。

【技术特征摘要】
1.一种阵列基板，其特征在于，所述阵列基板包括：
基板；
多条数据线，配置在所述基板上；
多条扫描线，与所述数据线相交；
多条共用电极线，相交于所述数据线；
每相邻两条扫描线以及相邻两条数据线定义出一像素结构，所述像
素结构包括：
薄膜晶体管组件，电连接所述数据线以及所述扫描线；
第一像素电极、第二像素电极、第三像素电极以及第四像素电极，
形成2x2结构，电连接于所述薄膜晶体管组件，通过所述共用电极线间
隔开，其中所述第一像素电极、所述第二像素电极、所述第三像素电极
以及所述第四像素电极的共用电极线连接在一起。
2.根据权利要求1所述的阵列基板，其特征在于，所述像素结构呈
中心对称。
3.根据权利要求1所述的阵列基板，其特征在于，位于所述像素结
构中部的所述共用电极线呈十字架形状。
4.根据权利要求1所述的阵列基板，其特征在于，所述共用电极线
靠近所述扫描线的两端分别设置过孔。
5.根据权利要求4所述的阵列基板，其特征在于，所述过孔通过金
属走线与相...

【专利技术属性】
技术研发人员：郑华，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东;44