一种晶体管、集成电路以及集成电路的制造方法技术

本发明专利技术提供一种晶体管、集成电路以及集成电路的制造方法，涉及半导体技术领域。本发明专利技术的晶体管包括第一半导体衬底、位于第一半导体衬底的第一表面上的栅极、位于第一半导体衬底内的源极和漏极，以及位于第一半导体衬底的第二表面上用于连接源极的源极连接端子和用于连接漏极的漏极连接端子。本发明专利技术的晶体管，源极端子和漏极连接端子与栅极分别位于半导体衬底的上下两个表面，可有效降低栅极与源极、漏极间的耦合电容，提高晶体管的性能。本发明专利技术的集成电路使用了上述晶体管，可以有效降低耦合电容，提高集成电路的性能。本发明专利技术的集成电路的制造方法，用于制造上述集成电路，制得的集成电路也具有上述优点。

【技术实现步骤摘要】
【专利摘要】本专利技术提供，涉及半导体
。本专利技术的晶体管包括第一半导体衬底、位于第一半导体衬底的第一表面上的栅极、位于第一半导体衬底内的源极和漏极，以及位于第一半导体衬底的第二表面上用于连接源极的源极连接端子和用于连接漏极的漏极连接端子。本专利技术的晶体管，源极端子和漏极连接端子与栅极分别位于半导体衬底的上下两个表面，可有效降低栅极与源极、漏极间的耦合电容，提高晶体管的性能。本专利技术的集成电路使用了上述晶体管，可以有效降低耦合电容，提高集成电路的性能。本专利技术的集成电路的制造方法，用于制造上述集成电路，制得的集成电路也具有上述优点。【专利说明】 —种晶体管、集成电路以及集成电路的制造方法
本专利技术涉及半导体
，具体而言涉及。
技术介绍
在半导体
中，晶体管，特别是金属氧化物半导体场效应晶体管(M0SFET)，是集成电路的关键组件。现有技术中，晶体管一般包括源极、漏极和栅极三个端子(terminal )，并且，其所有的电极(源极、漏极和栅极)和电极的连接端子均位于半导体衬底的同一侧。 随着半导体技术工艺节点的不断减小，晶体管等器件的尺寸不断缩小，栅极与源极、漏极之间的距离(space)不断减小，导致栅极与源极、漏极之间的耦合电容不断增大。并且，位于源极和漏极上方的接触孔(contacts)由于受到与源极和漏极处于半导体衬底同一侧且位于源极和漏极中间的栅极结构的限制，也导致接触孔内的金属(即，源极和漏极的连接端)与栅极之间的耦合电容不断增大，即，导致栅极与源极、漏极之间的耦合电容不断增大。 栅极与源极、漏极之间的耦合电容不断增大，严重影响了晶体管的性能，进而影响了使用该晶体管的集成电路的性能。虽然现有技术中的鳍型场效应晶体管(Fin FET)可以在一定程度上解决耦合电容的问题，但随着器件尺寸的不断缩小，该技术的效果可能变得越来越不明显。 因此，为解决上述问题，本专利技术提出一种新的晶体管、使用该晶体管的集成电路以及该集成电路的制造方法。
技术实现思路
针对现有技术的不足，本专利技术提供。 本专利技术实施例一提供一种晶体管，包括:第一半导体衬底、位于所述第一半导体衬底的第一表面上的栅极、位于所述第一半导体衬底内的源极和漏极，以及位于所述第一半导体衬底的第二表面上用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子；其中，所述第一表面与所述第二表面为所述第一半导体衬底的相对的两个表面。 其中，所述晶体管还包括位于所述第一半导体衬底的第一表面上用于连接所述栅极的栅极连接端子。 其中，所述源极连接端子、所述漏极连接端子和所述栅极连接端子的材料为金属硅化物。 其中，所述晶体管还包括位于所述第一半导体衬底的所述第二表面上的体电极。 其中，所述体电极的材料为金属硅化物。 本专利技术实施例二提供一种集成电路,该集成电路包括第一半导体衬底和至少一个晶体管，其中，所述晶体管包括:位于所述第一半导体衬底的第一表面上的栅极、位于所述第一半导体衬底内的源极和漏极，以及位于所述第一半导体衬底的第二表面上用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子； 其中，所述第一表面与所述第二表面为所述第一半导体衬底的相对的两个表面。 其中，所述晶体管还包括位于所述第一半导体衬底的第一表面上用于连接所述栅极的栅极连接端子。 其中，所述源极连接端子、所述漏极连接端子和所述栅极连接端子的材料为金属硅化物。 其中，所述晶体管还包括位于所述第一半导体衬底的所述第二表面上的体电极。 其中，所述体电极的材料为金属硅化物。 其中，所述集成电路还包括:位于所述晶体管所在区域之外的区域的硅通孔，所述娃通孔贯穿位于所述第一半导体衬底内的第一体介电层。 本专利技术实施例三提供一种集成电路的制造方法，所述方法包括: 步骤TlOl:提供第一半导体衬底，在所述第一半导体衬底的第一表面内形成具有第一深度的浅沟槽隔离； 步骤T102:在所述第一半导体衬底的第一表面上形成栅极绝缘层、栅极和栅极侧壁； 步骤T103:在所述第一半导体衬底的所述第一表面内形成源极和漏极； 步骤T104:在所述第一半导体衬底的第二表面上形成用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子。 其中，在所述步骤T103和所述步骤T104之间，还包括如下步骤: 在所述第一半导体衬底的第一表面上形成用于连接所述栅极的栅极连接端子。 其中，在所述步骤T104中，同时还形成位于所述第一半导体衬底的所述第二表面上的体电极。 其中，在所述步骤T103与所述步骤T104之间还包括如下步骤: 从所述第一半导体衬底的所述第二表面对所述第一半导体衬底内的源极和漏极区域进行离子注入处理； 对所述第一半导体衬底进行退火处理。 其中，在所述步骤T103与所述步骤T104之间还包括如下步骤: 在所述第一半导体衬底的所述第一表面上接合作为承载衬底的第二半导体衬底； 对所述第一半导体衬底的第二表面进行减薄处理至第二深度，其中，所述第二深度大于或等于所述第一深度，所述第二表面与所述第一表面为所述第一半导体衬底的相对的两个表面。 其中，接合第二半导体衬底和进行减薄处理的步骤，可以位于上述的从第二表面对第一半导体衬底内的源极和漏极区域进行离子注入处理以及对第一半导体衬底进行退火处理的步骤之前或之后，优选位于该步骤之前。 其中，在所述步骤TlOl中，在形成所述浅沟槽隔离之前，在所述第一半导体衬底内形成平行于所述第一半导体衬底的上表面的减薄停止层；在所述对所述第一半导体衬底的第二表面进行减薄处理的步骤中，所述减薄处理停止于所述减薄停止层之上。 其中，在所述步骤TlOl和所述步骤T102之间还包括从所述第一半导体衬底的所述第一表面进行离子注入以形成阱区和沟道的步骤。 其中，在所述步骤T104之后还包括: 步骤T105:对所述第一半导体衬底的所述第二表面进行刻蚀以形成贯穿所述第一半导体衬底的第一沟槽； 步骤T106:在所述第一沟槽中填充介电材料并进行平坦化处理以形成覆盖所述第二表面的第一体介电层。 其中，在所述步骤T106之后还包括步骤T107: 形成贯穿所述第一体介电层位于所述第一沟槽内的部分的硅通孔。 其中，在所述步骤T106与所述步骤T107之间还包括如下步骤: 在所述第一半导体衬底的所述第二表面上形成层间介电层，并在所述层间介电层内形成位于所述源极连接端子和所述漏极连接端子之上的接触孔。 本专利技术的晶体管，源极端子和漏极连接端子与栅极分别位于半导体衬底的上下两个表面，可以有效地降低栅极与源极、漏极之间的耦合电容，提高晶体管的性能。本专利技术的集成电路使用了上述晶体管，有效地降低了耦合电容，提高了集成电路的性能。本专利技术的集成电路的制造方法，用于制造上述集成电路，制得的集成电路也具有上述优点。 【专利附图】【附图说明】 本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。 附图中: 图1A为本专利技术实施例一的一种晶体管结构的示意性剖视图； 图1B为本专利技术实施例一的另一种晶体管结构的示意性剖视图； 图2为本专利技术实施例二的一种集本文档来自技高网...

【技术保护点】
一种晶体管，其特征在于，包括：第一半导体衬底、位于所述第一半导体衬底的第一表面上的栅极、位于所述第一半导体衬底内的源极和漏极，以及位于所述第一半导体衬底的第二表面上用于连接所述源极的源极连接端子和用于连接所述漏极的漏极连接端子；其中，所述第一表面与所述第二表面为所述第一半导体衬底的相对的两个表面。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄河，李海艇，周强，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31