双浅沟槽隔离的形成方法技术

一种双浅沟槽隔离的形成方法，包括：在基底表面形成氧化层和硬掩膜层，所述基底具有第一区域与第二区域；刻蚀所述第一区域和第二区域上的所述硬掩膜层和氧化层，直至暴露出基底表面，所述第一区域被暴露的表面形成第一部分区域，所述第二区域被暴露的表面形成第二部分区域；以所述硬掩膜层为掩膜，刻蚀所述第一部分区域形成第一浅沟槽，刻蚀所述第二部分区域形成第二浅沟槽；保护第二浅沟槽，并以所述硬掩膜层为掩膜进一步刻蚀所述第一浅沟槽形成第三浅沟槽。采用所述方法形成的双浅沟槽隔离形状稳定，均一性高，形貌好。

【技术实现步骤摘要】
【专利摘要】一种，包括：在基底表面形成氧化层和硬掩膜层，所述基底具有第一区域与第二区域；刻蚀所述第一区域和第二区域上的所述硬掩膜层和氧化层，直至暴露出基底表面，所述第一区域被暴露的表面形成第一部分区域，所述第二区域被暴露的表面形成第二部分区域；以所述硬掩膜层为掩膜，刻蚀所述第一部分区域形成第一浅沟槽，刻蚀所述第二部分区域形成第二浅沟槽；保护第二浅沟槽，并以所述硬掩膜层为掩膜进一步刻蚀所述第一浅沟槽形成第三浅沟槽。采用所述方法形成的双浅沟槽隔离形状稳定，均一性高，形貌好。【专利说明】
本专利技术涉及半导体制造领域，尤其涉及一种。
技术介绍
CMOS图像传感器(CMOS image sensor，CIS)使用于包含数字相机的应用中。在半导体技术中，CIS用于感测投射至半导体基底的光线。一般来说，这些装置利用了包含光电二极管及其他元件(例如，晶体管)的有源像素(active pixel)阵列(即，图像传感元件或单元)，将图像转为数字数据或电子信号。 CIS产品通常包含像素区域及逻辑(电路)区域。浅沟槽隔离(shallow trenchisolat1n, STI)为集成电路的特征部件，用以防止相邻的半导体部件之间的漏电流(leakage current)。 暗电流(dark current)为像素在未照光的情形下所产生的有害电流。对应暗电流的信号可称为暗信号(dark signal)。暗电流的来源包含娃晶片内的杂质,其可因为制造工艺技术及像素区域的内生热(heat buildup)而对娃晶晶格造成损害。过量的暗电流会产生漏电流并造成图像退化及不佳的装置效能。当像素尺寸缩减(例如，先进的CIS)，暗电流的漏电容限(tolerance)也必须降低。 许多方法对于CIS中的像素区域及逻辑区域均采用单一的浅沟槽隔离。也即，像素区域及逻辑区域中浅沟槽隔离的深度为相同的。然而随着CIS的像素尺寸越来越小，为了增大像素区域的感光面积以及降低像素的暗电流，像素区域所使用的浅沟槽隔离需要做的更浅。这样像素区域所使用的浅沟槽隔离就与逻辑区域的浅沟槽隔离深度不一致。 因此，需要开发一种新的，以在同一个芯片上制作出两种不同深度的浅沟槽隔离。
技术实现思路
本专利技术解决的问题是提供一种，以在同一个芯片上制作出两种不同深度的浅沟槽隔离，从而增大像素区域的感光面积并降低像素的暗电流。 为解决上述问题，本专利技术提供一种，包括: 在基底表面形成氧化层和硬掩膜层，所述基底具有第一区域与第二区域； 刻蚀所述第一区域和第二区域上的所述硬掩膜层和氧化层，直至暴露出基底表面，所述第一区域被暴露的表面形成第一部分区域，所述第二区域被暴露的表面形成第二部分区域； 以所述硬掩膜层为掩膜，刻蚀所述第一部分区域形成第一浅沟槽，刻蚀所述第二部分区域形成第二浅沟槽； 保护第二浅沟槽，并以所述硬掩膜层为掩膜进一步刻蚀所述第一浅沟槽形成第三浅沟槽。 可选的，于所述硬掩膜层表面形成第一光刻胶层，通过曝光、显影、刻蚀和去胶暴露出所述基底表面，以形成所述第一部分区域与第二部分区域。 可选的，所述第一光刻胶层的厚度为:2000人?4000人。 可选的，所述硬掩膜层为:氮化硅或氮化硅与氮氧化硅的组合。 可选的，所述第三浅沟槽的深度为大于等于200nm小于等于400nm，第一浅沟槽、第二浅沟槽的深度为大于等于120nm小于等于200nm。 可选的，形成第一区域的第一浅沟槽与第二区域的第二浅沟槽的步骤为同时以硬掩膜层为掩膜刻蚀相同的深度。 可选的，形成所述第三浅沟槽的步骤包括，于所述硬掩膜层表面形成第二光刻胶层，通过曝光、显影、刻蚀和去胶形成所述第三浅沟槽；所述第二光刻胶层同时保护所述第二区域。 可选的，所述第二光刻胶层的厚度为:大于等于5000A。 可选的，所述基底为半导体晶圆。 可选的，所述第一区域为逻辑区域，所述第二区域为像素区域。 与现有技术相比，本专利技术的技术方案具有以下优点: 本专利技术的技术方案中，在基底表面形成氧化层和硬掩膜层，所述基底具有第一区域与第二区域；刻蚀所述第一区域和第二区域上的所述硬掩膜层和氧化层，直至暴露出基底表面，所述第一区域被暴露的表面形成第一部分区域，所述第二区域被暴露的表面形成第二部分区域；与现有方法不同的，本专利技术以所述硬掩膜层为掩膜，刻蚀所述第一部分区域形成第一浅沟槽，刻蚀所述第二部分区域形成第二浅沟槽；保护第二浅沟槽，并以所述硬掩膜层为掩膜进一步刻蚀所述第一浅沟槽形成第三浅沟槽。本专利技术中采用所述硬掩膜层为掩膜用于刻蚀浅沟槽，能够防止因光刻胶无法阻挡刻蚀作用而导致的浅沟槽形状不稳定，并且使各浅沟槽的尺寸均一性提高，各浅沟槽的形貌更好，从而增大像素区域的感光面积并降低像素的暗电流。此外，采用所述硬掩膜层为掩膜，还能够消除光刻胶作为掩膜时产生的反应副产物造成的缺陷，该缺陷在0.13 μ m以上技术时还不会造成较大的良率损失，但在 0.13 μ m以下，可能会造成较大的良率损失。 进一步，第二浅沟槽的深度为大于等于120nm且小于等于200nm。一方面，如果第二浅沟槽的深度大于200nm，会造成像素区域中各结构的制程难度增加，并且由于第二浅沟槽的深宽比通常为2:1至3:1，如果第二浅沟槽的深度增大，第二浅沟槽的宽度也随之增大，导致浅沟槽隔离占用太多像素区域的面积，像素区域中的有效面积减小，相应的图像传感器性能下降；而如果第二浅沟槽的深度小于120nm，则最终形成的浅沟槽隔离起不到相应的绝缘隔离作用，同样导致相应的图像传感器性能下降。 【专利附图】【附图说明】 图1至图4是第一种现有各步骤对应结构示意图； 图5至图9是第二种现有各步骤对应结构示意图； 图10至图12是第三种现有各步骤对应结构示意图； 图13至图17是本专利技术实施例提供的各步骤对应结构示意图。 【具体实施方式】 正如
技术介绍
所述，像素区域所使用的浅沟槽隔离就与逻辑区域的浅沟槽隔离深度不一致。 为了制作相应的双浅沟槽隔离，现有的一种方法如图1至4所示。 请参考图1，提供基底100，基底100包括像素区域P和逻辑区域L。在基底100上形成氧化硅层110，在氧化硅层I1上形成氮化硅层120。 请参考图2，在氮化硅层120上形成第一光刻胶层130，对第一光刻胶层130进行曝光和显影等工艺形成位于逻辑区域L上的开口(未标注)，并采用具有开口的第一光刻胶层130为掩膜，刻蚀位于逻辑区域L上的氮化硅层120、氧化硅层110和基底100，从而形成位于逻辑区域L上的深度较大的第一浅沟槽140。 请参考图3，去除图2所示第一光刻胶层130以重新暴露氮化硅层120，并形成第二光刻胶层150再次覆盖氮化硅层120。第二光刻胶层150填充满图2中形成的第一浅沟槽140，以保护第一浅沟槽140。对第二光刻胶层150进行曝光和显影等工艺形成位于像素区域P上的开口(未标注)，并采用具有所述开口的第二光刻胶层150为掩膜，刻蚀位于像素区域P上的氮化硅层120、氧化硅层110和基底100，从而形成位于像素区域P上的深度较小的第二浅沟槽160。 请参考图4，去除图3所示第二光刻胶层150，从而重新暴露第一浅沟槽140。到此，本文档来自技高网...

【技术保护点】
一种双浅沟槽隔离的形成方法，其特征在于，包括：在基底表面形成氧化层和硬掩膜层，所述基底具有第一区域与第二区域；刻蚀所述第一区域和第二区域上的所述硬掩膜层和氧化层，直至暴露出基底表面，所述第一区域被暴露的表面形成第一部分区域，所述第二区域被暴露的表面形成第二部分区域；以所述硬掩膜层为掩膜，刻蚀所述第一部分区域形成第一浅沟槽，刻蚀所述第二部分区域形成第二浅沟槽；保护第二浅沟槽，并以所述硬掩膜层为掩膜进一步刻蚀所述第一浅沟槽形成第三浅沟槽。

【技术特征摘要】

【专利技术属性】
技术研发人员：王永刚，李杰，
申请(专利权)人：格科微电子上海有限公司，
类型：发明
国别省市：上海;31