沟渠式功率金属氧化物半导体结构与其形成方法技术

本发明专利技术揭露一种沟渠式功率金属氧化物半导体结构与其形成方法。沟渠式功率金属氧化物半导体结构的形成方法包括：首先形成一隔离沟槽，然后形成具有不同掺杂浓度的两个掺杂层，且两个掺杂层相连位于该隔离沟槽外围，以及形成一隔离结构位于隔离沟槽内。其中两个掺杂层相连位于该隔离沟槽外围可由离子注入控制所形成界面轮廓，有效和缓电场分布与导通损失。

【技术实现步骤摘要】
沟渠式功率金属氧化物半导体结构与其形成方法
本专利技术是关于沟渠式功率金属氧化物半导体结构与其形成方法，尤指一种通过反复离子注入控制界面轮廓形状的沟渠式功率金属氧化物半导体结构与其形成方法。
技术介绍
在功率半导体的应用领域中，耐压能力及低阻抗表现是非常重要能力指标，传统的做法并无法控制界面轮廓(JunctionProfile)，因此无法制造更高耐压能力及具有低阻抗。
技术实现思路
本专利技术提供一种沟渠式功率金属氧化物半导体结构的形成方法，包括：首先形成一隔离沟槽，然后形成具有不同掺杂浓度的两个掺杂层，且两个掺杂层相连位于该隔离沟槽外围，以及形成一隔离结构位于隔离沟槽内。在一实施例中，本专利技术形成该隔离沟槽步骤的前还包括：形成一磊晶层，接着形成一栅极沟槽于磊晶层内，然后形成一栅极结构于栅极沟槽内，接着形成一本体区环绕该栅极结构外围，且该隔离沟槽位于该本体区外侧。在一实施例中，本专利技术形成一隔离沟槽与形成具有不同掺杂浓度的两个掺杂层，是包括：形成一第一隔离沟槽；形成一第一掺杂层，位于第一隔离沟槽外围；蚀刻隔离沟槽下方的第一掺杂层，以形成一第二隔离沟槽；以及形成一第二掺杂层，位于第二隔离沟槽外围。在一实施例中，本专利技术的第一隔离沟槽的截面积大于该第二隔离沟槽的截面积。在一实施例中，本专利技术的形成该两个掺杂层是使用不同斜角离子注入于不同位置上形成。在一实施例中，本专利技术的两个掺杂层是由上而下形成且浓度为由淡到浓。本专利技术并提供一种沟渠式功率金属氧化物半导体结构，包括：一隔离沟槽；一隔离结构，位于隔离沟槽内；以及具有不同掺杂浓度的两个掺杂层，且两个掺杂层相连位于隔离沟槽外围。在一实施例中，本专利技术还包括：一磊晶层；一栅极沟槽，位于磊晶层内；一栅极结构，位于栅极沟槽内；一本体区，环绕栅极结构外围；其中该隔离沟槽，位于该本体区外侧，该隔离沟槽的深度高于栅极结构的深度。在一实施例中，本专利技术的隔离沟槽包括相连的一第一隔离沟槽与一第二隔离沟槽，该两个掺杂层对应形成于该第一隔离沟槽与该第二隔离沟槽外围。在一实施例中，本专利技术的第一隔离沟槽的截面积大于该第二隔离沟槽的截面积。在一实施例中，本专利技术的该两个掺杂层形成是使用不同斜角离子注入于不同位置上形成。在一实施例中，本专利技术的两个掺杂层是由上而下形成且浓度为由淡到浓。本专利技术的沟渠式功率金属氧化物半导体结构及其形成方法，反复制作形成沟槽侧壁外的界面轮廓。此界面轮廓可通过注入离子量的控制，形成宽窄形状的设计变化，当回填氧化物至沟槽内部后，金属氧化物半导体(MOSFET)在逆偏压操作时将利用此区的电位效应形成电荷平衡(ChargeBalance)与降低表面电场效果(RESURF)，如此便可以在沟槽与侧壁电场形成较和缓的电场分布，借此利用较少空间而更有效率的获得更高的电位积分及更低的导通损失(RON)特性表现，另亦可借此原理将所需磊晶层阻值与厚度做最佳化调整，使导通损失更有效的降低，进而降低元件导通损失。以上的概述与接下来的详细说明皆为示范性质，是为了进一步说明本专利技术的申请专利范围。而有关本专利技术的其他目的与优点，将在后续的说明与附图加以阐述。附图说明图1A～1J所示为本专利技术的沟渠式功率金属氧化物半导体结构的形成方法的一实施例；图2所示本专利技术另一沟渠式功率金属氧化物半导体结构；图3所示本专利技术另一沟渠式功率金属氧化物半导体结构；图4所示本专利技术的沟渠式功率金属氧化物半导体结构以斜角度进行离子注入方式；图5所示本专利技术另一沟渠式功率金属氧化物半导体结构；图6所示本专利技术另一沟渠式功率金属氧化物半导体结构。具体实施方式本专利技术的主要技术特征在于反复制作至少两个掺杂层相连以形成沟槽侧壁外的界面轮廓。且此界面轮廓可通过注入离子量(即浓度)的控制，形成宽窄形状的设计变化，而达到在沟槽与侧壁电场形成较和缓的电场分布，使导通损失更有效的降低，进而降低元件导通损失。此部分的设计可应用在金属氧化物半导体结构的元件区或终端区(Termination)的沟槽，以控制注入离子量来达到特定界面轮廓以有效达到耐压能力及低阻抗效果。如图1A～1J所示为本专利技术的沟渠式功率金属氧化物半导体结构的形成方法的一实施例。其应用在元件区的一个实施例，在例如外围或两侧的终端区的沟槽也可以有类似应用。首先，如图1A所示先在一基材(Substrate)10上成长一磊晶层(Epi)12。接着，在图1B中于磊晶层12内形成一栅极沟槽14，并于栅极沟槽14内侧成长一栅极介电层16。然后于图1C中形成一栅极结构18于栅极沟槽14内部，在此例如以多晶硅沉积(PolyDepostion)到栅极沟槽14内部与磊晶层12上部，然后再透过回蚀(Etchback)方式将磊晶层12上部沉积多晶硅去除，只保留栅极沟槽14内部多晶硅，而形成栅极结构18于栅极沟槽14内部。接着，如图1D所示形成一本体区20，环绕栅极结构18外围，其中本体区20例如一P型导电型离子注入方式，相异于使用N型导电型的磊晶层12。接着，如图1E所示，形成一第一隔离沟槽22，位于本体区20外侧，其中第一隔离沟槽22的形成，例如可先行成一遮罩层24覆盖到栅极结构18与本体区20部分，然后再蚀刻本体区20以形成第一隔离沟槽22。第一隔离沟槽22接着以第一浓度(例如在此为P-代表)，透过离子注入方式到磊晶层12内以形成第一掺杂层26，接着如垂直向下箭头27方向以驱动(Drive-In；D/I)方式，使得P-的第一掺杂层26向左右上下扩散，将P-的第一掺杂层26扩散到第一隔离沟槽22外围，外围部分例如为底部与底部侧边。接着，如图1F所示在原先第一隔离沟槽22向下蚀刻P-的第一掺杂层26，或再进一步蚀刻到磊晶层12，以扩大第一隔离沟槽22到第二隔离沟槽28，然后再以不同掺杂浓度进行离子注入，例如在此以第二浓度(P+)透过离子注入方式，到磊晶层12内形成第二掺杂层30，然后如垂直向下箭头31方向以驱动(Drive-In；D/I)方式，使得P+的第二掺杂层30向左右上下扩散，而使P+的第二掺杂层30扩散到第二隔离沟槽28外围，外围部分例如为底部与底部侧边。接着，如图1G所示在第二隔离沟槽28向下蚀刻P+的第二掺杂层30，或进一步蚀刻到磊晶层12，以扩大第二隔离沟槽28到第三隔离沟槽32，然后再以不同掺杂浓度进行离子注入，例如在此以第三浓度(P+’)透过离子注入方式形成第三掺杂层34，其中第三掺杂层34例如可使用与第二浓度(P+)相同或大于的浓度进行，然后如垂直向下箭头31方向以驱动(Drive-In；D/I)方式，使得P+’的第三掺杂层34向左右上下扩散，而使P+’的第三掺杂层34位于第三隔离沟槽32外围，例如为底部与底部侧边。接着，如图1H所示在第三隔离沟槽32向下蚀刻P+’的第三掺杂层34，或进一步蚀刻到磊晶层12，以扩大第三隔离沟槽32到第四隔离沟槽36，然后进行离子注入过程，例如在此以第四浓度(P++)透过离子注入方式形成第四掺杂层38，其中第四掺杂层38例如可使用大于第三浓度(P+’)的浓度进行，然后如垂直向下箭头39方向以热驱动(Drive-In；D/I)方式，使得P++的第四掺杂层38向左右上下扩散，而使P++的第四掺杂层38位于第四隔离沟槽36的外围，外围例如为底部与底部侧边。接着，如图1I形成一隔离结构本文档来自技高网...

【技术保护点】
一种沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，包括：形成一隔离沟槽；形成具有不同掺杂浓度的两个掺杂层，且该两个掺杂层相连位于该隔离沟槽外围；以及形成一隔离结构，位于该隔离沟槽内。

【技术特征摘要】
1.一种沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，包括：形成一隔离沟槽；形成具有不同掺杂浓度的两个掺杂层，且该两个掺杂层相连位于该隔离沟槽外围，其中形成该隔离沟槽与形成具有不同掺杂浓度的两个掺杂层，是包括：形成一第一隔离沟槽；形成一第一掺杂层，位于该第一隔离沟槽外围；蚀刻该第一隔离沟槽下方的该第一掺杂层，以形成一第二隔离沟槽；以及形成一第二掺杂层，位于该第二隔离沟槽外围；以及形成一隔离结构，位于该隔离沟槽内。2.根据权利要求1所述的沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，形成该隔离沟槽步骤前还包括：形成一磊晶层；形成一栅极沟槽于该磊晶层内；形成一栅极结构于该栅极沟槽内；以及形成一本体区，环绕该栅极结构外围，且该隔离沟槽位于该本体区外侧。3.根据权利要求1所述的沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，该第一隔离沟槽的截面积大于该第二隔离沟槽的截面积。4.根据权利要求1所述的沟渠式功率金属氧化物半导体结构的形成方法，其特征在于，形成该两个掺杂层是使用不同斜角离子注入于不同位置上形成。5.根据权利要求1所述的沟渠式功率金属氧...

【专利技术属性】
技术研发人员：许修文，叶俊莹，李元铭，
申请(专利权)人：帅群微电子股份有限公司，
类型：发明
国别省市：中国台湾;71