SONOS闪存器件及其编译方法技术

本发明专利技术公开了一种SONOS闪存器件，包括衬底以及位于衬底上的分裂栅极结构。该分裂栅极结构包括与半导体衬底接触的第一氧化层，位于第一氧化层上的多晶硅控制栅和氮化硅栅，以及将多晶硅控制栅和氮化硅栅隔离的第二氧化层。当SONOS闪存器件编译时，通过在多晶硅控制栅上施加大于等于阈值电压的第一栅极电压、在氮化硅栅上施加大于第一栅极电压的第二栅极电压、并在半导体衬底上施加正的衬底偏压，使多晶硅控制栅下方的半导体衬底中在第一栅极电压的作用下所感应出的沟道电子层的电子在衬底偏压的作用下加速并在第二栅极电压的作用下注入氮化硅栅。本发明专利技术能够提高沟道热电子注入效率、减小电流功耗、缩小器件尺寸。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种SONOS闪存器件，包括衬底以及位于衬底上的分裂栅极结构。该分裂栅极结构包括与半导体衬底接触的第一氧化层，位于第一氧化层上的多晶硅控制栅和氮化硅栅，以及将多晶硅控制栅和氮化硅栅隔离的第二氧化层。当SONOS闪存器件编译时，通过在多晶硅控制栅上施加大于等于阈值电压的第一栅极电压、在氮化硅栅上施加大于第一栅极电压的第二栅极电压、并在半导体衬底上施加正的衬底偏压，使多晶硅控制栅下方的半导体衬底中在第一栅极电压的作用下所感应出的沟道电子层的电子在衬底偏压的作用下加速并在第二栅极电压的作用下注入氮化硅栅。本专利技术能够提高沟道热电子注入效率、减小电流功耗、缩小器件尺寸。【专利说明】SONOS闪存器件及其编译方法
本专利技术涉及存储器，尤其涉及一种S0N0S闪存器件及其编译方法。
技术介绍
随着 SONOS (Silicon-〇xide-Nitride-〇xide-Silicon，娃-氧化物-氮化物-氧化 物-硅）结构逐渐取代多晶硅浮栅极闪存结构成为非易失存储器的主要的闪存存储结构以 来，关于如何改善S0N0S结构的编译速度的研究日益增多。 用于S0N0S闪存器件的主要编译机制之一是沟道热电子（CHE)注入效应。沟道热 电子注入被认为在经过长期循环后仍然是相当可靠的，原因是它没有在隧穿氧化层上施加 很大的应力。但是CHE的缺点在于编译的注入效率低。这是因为靠近漏端的注入点处沟道 的电场方向并不利于电子的收集。在传统的M0S器件中，横向电场是栅极电压的递减函数， 而纵向电场随栅极电压的增加而上升。因此，为产生大量的热电子，需要对器件加一个低的 栅极电压和一个高的漏极电压。但是，为了在存储器件注入并收集电子，需要加一个高的栅 极电压和一个低的漏极电压。作为一个折中的方案，以CHEI为编译机制的S0N0S闪存器件 必须使漏极和栅极都施加高电压，但这样也导致了沟道热电子注入效率的低下以及电流功 耗大。 为解决此问题，需要提出一种低功率和高速的S0N0S闪存器件。
技术实现思路
本专利技术的目的在于克服现有技术的缺陷，提供一种能够解决擦除饱和问题的 S0N0S闪存器件。 本专利技术是通过以下技术方案实现的： -种S0N0S闪存器件，包括：半导体衬底，其包括源区和漏区；以及位于所述半导 体衬底上所述源区和漏区之间的分裂栅极结构，该分裂栅极结构包括与所述半导体衬底接 触的第一氧化层，位于所述第一氧化层上的多晶硅控制栅和氮化硅栅，以及将所述多晶硅 控制栅和氮化硅栅隔离的第二氧化层；所述第一氧化层、氮化硅栅和第二氧化层构成0N0 介电结构；其中，当所述S0N0S闪存器件编译时，通过在所述多晶硅控制栅上施加大于等 于阈值电压的第一栅极电压、在所述氮化硅栅上施加大于所述第一栅极电压的第二栅极电 压、并在所述半导体衬底上施加正的衬底偏压，使所述多晶硅控制栅下方的所述半导体衬 底中在所述第一栅极电压的作用下所感应出的沟道电子层的电子在所述衬底偏压的作用 下加速并在所述第二栅极电压的作用下注入所述氮化硅栅。 优选的，所述多晶硅控制栅至少部分覆盖于所述氮化硅栅上方。 优选的，所述第二栅极电压至少为所述第一栅极电压的两倍。 优选的，所述S0N0S闪存器件为η沟道器件，所述氮化硅栅比所述多晶硅控制栅接 近所述漏区，当该S0N0S闪存器件编译时所述源区施加0V的源极电压，所述漏区施加正的 漏极电压。 优选的，所述第一栅极电压为0.7?IV，所述第二栅极电压为2?3V，所述漏极电 压为2?3V，所述衬底偏压为1?1. 5V。 优选的，所述第一氧化层的厚度为2?3. 5nm，所述氮化娃栅的厚度为50?90nm， 所述第二氧化层的厚度为3?5nm，所述多晶娃控制栅的厚度为80nm?120nm。 进一步的，本专利技术还提供了一种S0N0S闪存器件的编译方法，该S0N0S闪存器件包 括其中具有源区和漏区的半导体衬底，以及位于所述半导体衬底上所述源区和漏区之间的 分裂栅极结构，该分裂栅极结构包括与所述半导体衬底接触的第一氧化层，位于所述第一 氧化层上的多晶硅控制栅和氮化硅栅，以及将所述多晶硅控制栅和氮化硅栅隔离的第二氧 化层；所述第一氧化层、氮化硅栅和第二氧化层构成0N0介电结构，该编译方法包括：对所 述多晶硅控制栅施加大于等于阈值电压的第一栅极电压、对所述氮化硅栅施加大于所述第 一栅极电压的第二栅极电压、并对所述半导体衬底施加正的衬底偏压，使所述多晶硅控制 栅下方的所述半导体衬底中在所述第一栅极电压的作用下所感应出的沟道电子层的电子 在所述衬底偏压的作用下加速并在所述第二栅极电压的作用下注入所述氮化硅栅。 优选的，所述多晶硅控制栅至少部分覆盖于所述氮化硅栅上方。 优选的，所述第二栅极电压至少为所述第一栅极电压的两倍。 优选的，所述S0N0S闪存器件为η沟道器件，所述氮化硅栅比所述多晶硅控制栅接 近所述漏区，所述编译方法还包括对所述源区施加0V的源极电压，对所述漏区施加正的漏 极电压；所述第一栅极电压为0. 7?IV，所述第二栅极电压为2?3V，所述漏极电压为2? 3V，所述衬底偏压为1?1. 5V。 本专利技术的有益效果在于，利用分裂栅结构的S0N0S器件对多晶娃控制栅施加低电 压、对氮化硅栅施加高电压，这样可以使沟道热电子注入效率的提高，并且使电流功耗降 低，能够解决传统的利用CHE机制的S0N0S闪存编译注入效率低以及电流功耗大的缺陷，另 一方面本专利技术通过在衬底施加正的偏压，可减小漏极电压，从而避免漏区延伸到衬底的耗 尽层宽度过大造成漏区与耗尽区接触导致器件穿通和失效。因此，有利于器件尺寸的进一 步缩小。 【专利附图】【附图说明】 图1是本专利技术一实施例S0N0S闪存器件的结构示意图。 【具体实施方式】 为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一 步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也 涵盖在本专利技术的保护范围内。 图1所示为本专利技术一实施例的S0N0S闪存器件的结构示意图，如图1所示，S0N0S 闪存器件为η沟道器件，包括ρ型半导体衬底10,位于ρ型半导体衬底10中的η型掺杂的 源区15a和漏区15b、以及位于半导体衬底上源漏区之间的分裂栅极结构。分裂栅极结构包 括与半导体衬底10接触的第一氧化层11、位于第一氧化层11上的多晶硅控制栅14和氮化 硅栅12、以及将多晶硅控制栅14和氮化硅栅12隔离的第二氧化层13。其中，多晶硅控制 栅14比氮化硅栅12更靠近源区15a。第一氧化层11作为遂穿氧化层、氮化硅栅12作为电 荷存储层、第二氧化层13作为阻挡氧化层，由此构成ΟΝΟ介电结构。第一氧化层11和第二 氧化层13的材料均为二氧化硅。如图所示，本实施例中多晶硅控制栅14至少部分覆盖于 氮化硅栅12上方而具有折线形状，在其他实施例中多晶硅控制栅14也可以不覆盖氮化硅 栅12。其中，第一氧化层11的厚度为2?3. 5nm，氮化硅栅12厚度为50?90nm，第二氧化 层13的厚度为3?5nm，多晶硅控制栅14的厚度为80nm?120nm。作为较佳实施例，分裂 栅极结构的多晶本文档来自技高网...

【技术保护点】
一种SONOS闪存器件，其特征在于，包括：半导体衬底，其包括源区和漏区；以及位于所述半导体衬底上所述源区和漏区之间的分裂栅极结构，该分裂栅极结构包括与所述半导体衬底接触的第一氧化层，位于所述第一氧化层上的多晶硅控制栅和氮化硅栅，以及将所述多晶硅控制栅和氮化硅栅隔离的第二氧化层；所述第一氧化层、氮化硅栅和第二氧化层构成ONO介电结构；其中，当所述SONOS闪存器件编译时，通过在所述多晶硅控制栅上施加大于等于阈值电压的第一栅极电压、在所述氮化硅栅上施加大于所述第一栅极电压的第二栅极电压、并在所述半导体衬底上施加正的衬底偏压，使所述多晶硅控制栅下方的所述半导体衬底中在所述第一栅极电压的作用下所感应出的沟道电子层的电子在所述衬底偏压的作用下加速并在所述第二栅极电压的作用下注入所述氮化硅栅。

【技术特征摘要】

【专利技术属性】
技术研发人员：顾经纶，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31