非易失性半导体存储装置具备：被串联连接的多个固定电阻元件(R)；多个基准单元晶体管(T)；与多个基准单元晶体管(T)的栅极连接的基准字线(RWL)；与配置了多个固定电阻元件(R)的电阻路径的一端连接的第1基准数据线(RBL)；和与多个基准单元晶体管(T)的一端公共地连接的第2基准数据线(RSL)，多个基准单元晶体管(T)的另一端与固定电阻元件(R)之间的任意一个或者电阻路径的另一端连接。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】非易失性半导体存储装置具备：被串联连接的多个固定电阻元件(R)；多个基准单元晶体管(T)；与多个基准单元晶体管(T)的栅极连接的基准字线(RWL)；与配置了多个固定电阻元件(R)的电阻路径的一端连接的第1基准数据线(RBL)；和与多个基准单元晶体管(T)的一端公共地连接的第2基准数据线(RSL)，多个基准单元晶体管(T)的另一端与固定电阻元件(R)之间的任意一个或者电阻路径的另一端连接。【专利说明】非易失性半导体存储装置
本专利技术涉及非易失性半导体存储装置，尤其涉及缩小电路面积的技术。
技术介绍
近年，伴随作为电子设备、尤其是便携式电话（包括智能电话）、便携式音乐播放 器、数码照相机、平板终端等的需要增加，非易失性半导体存储装置的需要提高，实现大容 量化、小型化、高速改写、高速读出、以及低消耗功率动作的技术开发盛行。 当前，非易失性存储器的主力是闪存。在闪存中，数据的改写时间是微秒或者毫秒 级，此外，数据的改写所需的电压为10V以上。因此，由于这些主要原因，从而存在搭载了闪 存的成套设备的性能提高受到阻碍的情况。 近年，与闪存相比能够以高速/低消耗功率进行改写的新的非易失性存储器的 开发盛行。例如，有使用了电阻变化型元件作为存储元件的电阻变化型存储器（ReRAM: Resistive Random Access Memory)等。电阻变化型存储器的数据的改写时间为纳秒级，改 写时所需的电压为1. 8V程度，因此与闪存相比能够实现高速化且低消耗功率化。 在专利文献1中，公开了 ReRAM的电路构成。ReRAM的存储单元通过电阻变化型 元件和单元晶体管的串联连接而构成。ReRAM将电阻变化型元件的电阻值在例如1ΚΩ至 1ΜΩ的范围内设定为低电阻值或者高电阻值，由此来存储"0"数据或"1"数据。 在电阻变化型元件为低电阻状态的情况下，存储单元电流较多地流过，而在高电 阻状态的情况下，存储单元电流变少。像这样，利用存储单元电流根据电阻变化型元件的状 态而变化这一特性，通过用读出放大器电路来探测存储单元电流的差异，从而保存在存储 单元中的数据被读出。 在此，为了用读出放大器电路来判定存储单元电流的差异，可以使用用于生成基 准电流（reference current)的基准单元。读出放大器电路通过对存储单元电流与基准电 流进行比较，来判定保存在存储单元中的数据。基准单元将例如由多晶硅电阻元件形成的 固定电阻元件和单元晶体管串联连接而构成（例如，参照非专利文献1)。通过将该固定电 阻元件的电阻值设定为对存储单元的电阻变化型元件设定的低电阻值与高电阻值的中间 值，从而读出动作时的基准电流值成为表示"0"数据以及"1"数据的存储单元电流值的中 间值。由此，读出放大器电路能够判定保存在存储单元中的数据。 在ReRAM中，在读出动作时，生成多个种类的基准电流。例如，作为读出判定电流 而生成通常的读出判定电流、在改写时的校验读出中使用的编程校验判定电流、以及擦除 校验判定电流等多个种类的电流。进而，为了对通常读出、编程校验以及擦除校验所涉及的 判定电流按照每个芯片而存在的偏差进行补正，也存在生成多种用于对各个判定电流进行 校正的基准电流的情况。 例如，在专利文献1的图4的构成中，在具备4个将固定电阻元件和单元晶体管串 联连接而成的电路的基准单元中，根据选择哪个单元晶体管，能够生成不同的基准电流。因 此，通过根据通常读出、编程校验、擦除校验的各动作来选择希望的单元晶体管，能够生成 必要的基准电流。 在先技术文献 专利文献 专利文献1 :JP特开2004-234707号公报 非专利文献 非专利文献 1 :大塚涉，另外 8 名，"A 4Mb Conductive-Bridge Resistive Memory with2. 3GB/sRead-Throughput and216MB/sProgram Throughput " , 2011IEEE International Solid-State Circuits Conference Digest of Technical Papers>2011 年 2 月，P210-211
技术实现思路
专利技术要解决的课题 但是，在专利文献1的ReRAM中存在以下这种课题。具体来说，为了生成多个种类 的基准电流，如上所述，需要将电阻值处于例如1ΚΩ?1ΜΩ的范围的多个固定电阻元件配 置于基准单元。一般而言，配置于半导体装置的固定电阻元件使用由多晶硅形成的固定电 阻元件（多晶硅电阻元件）。一般的多晶硅电阻元件的薄膜电阻值为数百Ω至1ΚΩ程度， 因此为了使用多晶硅电阻元件作为基准单元的固定电阻元件，来构成电阻值处于1ΚΩ至 1ΜΩ的范围内的多个固定电阻元件，需要很多的多晶硅电阻元件。因此，ReRAM的电路面积 增大。 另一方面，若通过专用的半导体工艺来由超高电阻的电阻元件构成固定电阻元 件，则不需要设置许多多晶硅电阻元件，因此能够缩小电路面积。但是，通过该方法，电阻变 化型存储器的制造工艺流程增大，制造成本以及芯片成本增大。 鉴于这一点，本专利技术的目的在于提供一种能够生成多个种类的基准电流，并且能 够缩小电路面积的非易失性半导体存储装置。 解决课题的手段 为了解决上述课题，本专利技术采用了如下解决手段。即，非易失性半导体存储装置具 备：多个存储单元，配置为矩阵状，且分别包含单元晶体管和与所述单元晶体管的一端连接 的电阻变化存储器元件；多条第1数据线，与所述多个存储单元的各行或者各列分别对应 地设置，且与配置于该行或者该列的多个存储单元所包含的电阻变化存储器元件公共地连 接；多条第2数据线，与所述多个存储单元的各行或者各列分别对应地设置，且与配置于该 行或者该列的多个存储单元所包含的单元晶体管的另一端公共地连接；被串联连接的多个 固定电阻元件；多个基准单元晶体管；多条基准字线，与所述多个基准单元晶体管对应地 设置，且与该对应的基准单元晶体管的栅极连接；第1基准数据线，与配置了所述多个固定 电阻元件的电阻路径的一端连接；和第2基准数据线，与所述多个基准单元晶体管的一端 公共地连接。而且，所述多个基准单元晶体管的另一端与所述固定电阻元件彼此的连接点 中的任意一个、或者所述电阻路径的另一端连接。 由此，在配置了被串联连接的多个固定电阻元件的电阻路径的一端连接有第1基 准数据线。各基准单元晶体管连接在第2基准数据线、与固定电阻元件彼此的连接点中的 任意一个或者电阻路径的另一端之间。此外，在各基准单元晶体管的栅极分别连接有对应 的基准字线。 若驱动基准字线，则对应的基准单元晶体管导通，形成经由第2基准数据线、导通 状态的基准单元晶体管、与导通状态的基准单元晶体管连接的固定电阻元件、以及第1基 准数据线的路径。该路径的电阻值根据路径所包含的固定电阻元件的数量而决定，因此可 以根据驱动哪个基准字线来对路径的电阻值进行切换。由此，通过对第1以及第2基准数 据线施加规定的电压，从而在该路径中流过与该电阻值相应的电流（基准电流）。 此外，各路径的电阻值，根据被串联连接的多个固定电阻本文档来自技高网...
【技术保护点】
一种非易失性半导体存储装置，具备：多个存储单元，配置为矩阵状，且分别包含单元晶体管和与所述单元晶体管的一端连接的电阻变化存储器元件；多条字线，与所述多个存储单元的各行分别对应地设置，且与配置于该行的多个存储单元所包含的单元晶体管的栅极公共地连接；多条第1数据线，与所述多个存储单元的各行或者各列分别对应地设置，且与配置于该行或者该列的多个存储单元所包含的电阻变化存储器元件公共地连接；多条第2数据线，与所述多个存储单元的各行或者各列分别对应地设置，且与配置于该行或者该列的多个存储单元所包含的单元晶体管的另一端公共地连接；被串联连接的多个固定电阻元件；多个基准单元晶体管；多条基准字线，与所述多个基准单元晶体管对应地设置，且与该对应的基准单元晶体管的栅极连接；第1基准数据线，与配置了所述多个固定电阻元件的电阻路径的一端连接；和第2基准数据线，与所述多个基准单元晶体管的一端公共地连接，所述多个基准单元晶体管的另一端与所述固定电阻元件彼此的连接点中的任意一个、或者所述电阻路径的另一端连接。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：河野和幸，上田孝典，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：日本;JP
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