一种半导体器件及其制作方法技术

本发明专利技术提供一种半导体器件及其制作方法，包括：提供一半导体衬底，并在所述半导体衬底上形成一研磨停止层；刻蚀所述研磨停止层和部分厚度的半导体衬底，同时形成标记窗口和掺杂区沟槽；进行外延生长工艺形成外延层，所述外延层覆盖所述研磨停止层并填充所述标记窗口和掺杂区沟槽；进行化学机械研磨工艺，以暴露所述研磨停止层表面；以及去除所述研磨停止层，形成光刻标记和掺杂区。本发明专利技术利用一次光刻刻蚀工艺同时形成标记窗口和掺杂区沟槽，与现有技术相比减少了一次光刻刻蚀工艺，有利于简化工艺步骤，节省制造成本。

【技术实现步骤摘要】
一种半导体器件及其制作方法
本专利技术属于集成电路制造
，尤其涉及一种半导体器件及其制作方法。
技术介绍
超结金属氧化物半导体场效应晶体管(Super-junctionMOSFET，超结MOSFET)作为一种新型的功率器件，由于其特殊的纵向PN柱交替结构，具有更高的击穿电压和更低的导通电阻。在超结N型MOSFET的制作工艺中，通常采用两种方法形成P型掺杂区：一种是多次光刻、P型注入和外延生长的方法，其特点是工艺简单，但由于需要执行多次光刻、注入和外延工艺，成本很高；另一种则是采用沟槽工艺形成P型掺杂区，即，在N型硅片上进行P型掺杂区刻蚀以形成沟槽(Trench)，之后采用P型外延工艺填充沟槽，从而形成P型掺杂区，其特点是成本很低，但工艺复杂，技术难度很大。通常，采用沟槽工艺形成P型掺杂区时，在沟槽刻蚀前制作零层光刻标记窗口并填充该零层光刻标记窗口以形成零层光刻标记(Zero-Mask)，随后形成掺杂区沟槽并进行P型掺杂区的P型外延填槽。下面结合图1A～1F对传统的超结MOSFET的零层光刻标记和掺杂区如P型掺杂区的形成方法进行详细描述。如图1A所示，在N型的半导体衬底10上淀积第一介质层11。如图1B所示，进行标记层的光刻刻蚀，选择性去除第一介质层11及其下方的部分半导体衬底10，形成零层光刻标记窗口10a。如图1C所示，在已经形成零层光刻标记窗口10a的半导体衬底10上淀积第二介质层13，由于零层光刻标记窗口10a的存在以及淀积工艺的特点，零层光刻标记窗口10a上的第二介质层13具有一介质层窗口13a。如图1D所示，进行P型掺杂区的光刻刻蚀，选择性去除P型掺杂区的第二介质层13、第一介质层11和部分半导体衬底10，形成掺杂区沟槽10b。如图1E所示，进行P型掺杂区的P型外延填槽，外延层15覆盖第二介质层13并填充掺杂区沟槽10b。如图1F所示，进行化学机械研磨(CMP)工艺，研磨去除半导体衬底10上的第一介质层11、第二介质层13和外延层15，形成零层光刻标记16a和P型掺杂区16b，后续光刻时采用零层光刻标记16a对位。由上可知，现有工艺中标记层的光刻刻蚀只制作零层光刻标记窗口10a，即需要进行两次光刻及刻蚀工艺以分别形成零层光刻标记16a和P型掺杂区16b，步骤较多且制造成本较高。
技术实现思路
本专利技术的目的是解决现有的零层光刻标记与掺杂区的制作步骤较多且制造成本较高的问题。为解决上述问题，本专利技术提供一种半导体器件的制作方法，包括：提供一半导体衬底，并在所述半导体衬底上形成一研磨停止层；刻蚀所述研磨停止层和部分厚度的半导体衬底，同时形成标记窗口和掺杂区沟槽；进行外延生长工艺形成外延层，所述外延层覆盖所述研磨停止层并填充所述标记窗口和掺杂区沟槽；进行化学机械研磨工艺，以暴露所述研磨停止层表面；以及去除所述研磨停止层，形成光刻标记和掺杂区。进一步的，所述研磨停止层是氮化硅、氮氧化物或多晶硅中的一种或者多种。进一步的，刻蚀所述研磨停止层和部分厚度的半导体衬底时采用干法刻蚀工艺，刻蚀所述研磨停止层的过刻量大于100％。进一步的，所述半导体器件是N型超结MOSFET，所述半导体衬底是N型半导体衬底，所述外延生长工艺是P型外延生长工艺。更进一步的，所述P型外延生长工艺采用SiH2CL2、SiHCL3、SiCL4作为硅源，采用硼烷作为掺杂源。进一步的，所述半导体器件是P型超结MOSFET，所述半导体衬底是P型半导体衬底，所述外延生长工艺是N型外延生长工艺。进一步的，采用缓冲氢氟酸溶液去除所述研磨停止层。进一步的，所述光刻标记和掺杂区的顶面与所述半导体衬底表面的高度差为进一步的，进行化学机械研磨工艺之后、去除所述研磨停止层之前进行低温热氧生长工艺，所述低温热氧生长工艺的温度500～1000℃。根据本专利技术的另一面，还提供一种半导体器件，采用如上所述的方法形成，所述半导体器件包括半导体衬底以及形成于所述半导体衬底中的光刻标记和掺杂区，所述光刻标记和掺杂区的顶面高于半导体衬底的表面。本专利技术利用一次光刻刻蚀工艺同时形成标记窗口和掺杂区沟槽，再进行外延生长工艺形成外延层，然后进行化学机械研磨工艺暴露所述研磨停止层表面，并去除所述研磨停止层，从而形成光刻标记和掺杂区。与现有技术相比减少了一次光刻刻蚀工艺，有利于简化工艺步骤，节省制造成本。附图说明图1A～1F是现有技术的半导体器件的制作方法中的器件剖面结构示意图；图2是本专利技术一实施例的半导体器件的制作方法的流程示意图；图3A～3E本专利技术一实施例的半导体器件的制作方法中的器件剖面结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施的限制。请参见图2，本专利技术提供的半导体器件的制作方法，包括如下步骤：S11、提供一半导体衬底，并在所述半导体衬底上形成一研磨停止层；S12、刻蚀所述研磨停止层和部分厚度的半导体衬底，形成标记窗口和掺杂区沟槽；S13、进行外延生长工艺形成外延层，所述外延层覆盖所述研磨停止层并填充所述标记窗口和掺杂区沟槽；S14、进行化学机械研磨工艺，直至暴露所述研磨停止层表面；S15、去除所述研磨停止层，形成光刻标记和掺杂区。本专利技术利用一次光刻刻蚀工艺同时形成标记窗口和掺杂区沟槽，再进行外延生长工艺形成外延层，再进行化学机械研磨工艺，并去除所述研磨停止层，从而形成光刻标记和掺杂区。与现有技术相比，减少了一次光刻及刻蚀工艺，简化了工艺步骤，节省了制造成本。下面结合图2和3A～3E对本专利技术实施例的半导体器件的制作方法进行更详细描述。其中，图2是本专利技术实施例的半导体器件的制作方法的流程示意图，图3A～3E本专利技术实施例的半导体器件的制作方法中的器件结构示意图。如图3A所示，首先，执行步骤S11，提供半导体衬底30，并在所述半导体衬底30上形成一研磨停止层31。其中，所述半导体衬底30可以是硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底。本实施例中采用的是硅衬底。本实施例中采用的半导体衬底是形成功率器件常用的N型<100>晶向的硅衬底。所述研磨停止层31材料可以是氮化硅、氮氧化物或多晶硅中的一种或者多种。本实施例中，所述研磨停止层31材料为高温生长的二氧化硅，厚度为经研究发现，生长温度越高，生长的二氧化硅质量越高，化学机械研磨过程中阻值层作用越佳；此外，二氧化硅厚度越厚，化学机械研磨过程中阻值层作用越佳。如图3B所示，接着，执行步骤S12，刻蚀所述研磨停止层31和半导体衬底30形成标记窗口30a和掺杂区沟槽30b。具体地说，首先通过涂胶、曝光及显影工艺在研磨停止层31上形成图形化的光阻层，然后以所述图形化的光阻层为掩膜刻蚀研磨停止层31，随后刻蚀部分厚度的半导体衬底30，接着去除图形化的光阻层，形成标记窗口30a和掺杂区沟槽30b。其中，刻蚀研磨停止层31和和半导体衬底30时采用干法刻蚀工艺，优选方案中，刻蚀研磨停止层31时，干法刻蚀工艺保证标记窗口30a和掺杂本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括：提供一半导体衬底，并在所述半导体衬底上形成一研磨停止层；刻蚀所述研磨停止层和部分厚度的半导体衬底，同时形成标记窗口和掺杂区沟槽；进行外延生长工艺形成外延层，所述外延层覆盖所述研磨停止层并填充所述标记窗口和掺杂区沟槽；进行化学机械研磨工艺，以暴露所述研磨停止层表面；以及去除所述研磨停止层，形成光刻标记和掺杂区。

【技术特征摘要】
1.一种半导体器件的制作方法，包括：提供一半导体衬底，并在所述半导体衬底上形成一研磨停止层；刻蚀所述研磨停止层和部分厚度的半导体衬底，同时形成标记窗口和掺杂区沟槽；进行外延生长工艺形成外延层，所述外延层覆盖所述研磨停止层并填满所述标记窗口和掺杂区沟槽；进行化学机械研磨工艺，以暴露所述研磨停止层表面；以及去除所述研磨停止层，形成光刻标记和掺杂区，所述光刻标记和掺杂区的顶面高于所述半导体衬底的表面，所述光刻标记和掺杂区的顶面与所述半导体衬底表面的高度差为2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述研磨停止层是氮化硅、氮氧化物或多晶硅中的一种或者多种。3.如权利要求1所述的半导体器件的制作方法，其特征在于，刻蚀所述研磨停止层和部分厚度的半导体衬底时采用干法刻蚀工艺。4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体器件是N型超结MOSFET，所述半导体衬底是N型半导体衬底...

【专利技术属性】
技术研发人员：杨彦涛，江宇雷，赵金波，袁家贵，崔小锋，赵学峰，
申请(专利权)人：杭州士兰集成电路有限公司，
类型：发明
国别省市：浙江;33