半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离，浅沟槽隔离至少包括一个掺杂的隔离层；退火，使得掺杂的隔离层中杂质扩散进入相邻衬底沟道形成穿通阻挡层。依照本发明专利技术的半导体器件及其制造方法，在鳍片侧面的沟槽中形成多个掺杂层与隔离层的层叠，退火扩散形成了均匀、陡峭的穿通阻挡层，有效抑制了寄生沟道效应和沟道穿通效应并且简化了工艺，从而提高了器件可靠性。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离，浅沟槽隔离至少包括一个掺杂的隔离层；退火，使得掺杂的隔离层中杂质扩散进入相邻衬底沟道形成穿通阻挡层。依照本专利技术的，在鳍片侧面的沟槽中形成多个掺杂层与隔离层的层叠，退火扩散形成了均匀、陡峭的穿通阻挡层，有效抑制了寄生沟道效应和沟道穿通效应并且简化了工艺，从而提高了器件可靠性。【专利说明】
本专利技术涉及一种，特别是涉及一种能有效抑制寄生沟道 效应的三维多栅FinFET及其制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate)是主要的器件结构， 这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。 例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑 制短沟道效应（SCE)以及漏致感应势垒降低（DIBL)效应，具有更低的结电容，能够实现沟 道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流， 降低了对于有效栅氧厚度（EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区 顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。 现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多 个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI);在 鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1?5nm)假栅极绝缘层，在假栅极绝 缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二 方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍 片进行浅掺杂形成轻掺杂漏结构（LDD)以抑制漏致感应势垒降低效应；在假栅极堆叠的沿 第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延 生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流 子迁移率；在晶片上沉积层间介质层（ILD);刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽； 在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电 层。进一步地，刻蚀ILD形成源漏接触孔；为了降低源漏接触电阻，在源漏接触孔中形成金 属硅化物；填充金属/金属氮化物形成接触塞。 然而，随着FinFET技术节点持续缩减(例如22nm以下)，鳍片沟道上部由多栅控 制，较容易控制短沟道效应包括沟道穿通效应，在鳍片沟道下部由于受到STI的隔离，远离 栅的控制，容易在STI下方以及鳍片内部出现沟道穿通效应，导致寄生沟道，引起器件失 效。为此，现有的一种解决方案是在鳍片中特别是鳍片与衬底界面处通过注入与衬底相同 的杂质离子并退火形成阻挡层（PTSL)，从而利用高掺杂衬底层来阻挡沟道之间的穿通泄漏 和寄生效应。然而，这种工艺需要额外的注入步骤并且难以有效控制阻挡层的位置和厚度， 以及掺杂的阻挡层的掺杂浓度等性质，使得难以有效控制阻挡层的效果。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的FinFET结构及其 制造方法，能通过简化工艺实现对于寄生沟道效应的有效抑制。 为此，本专利技术提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延 伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离，浅沟槽隔离至少包括一个掺杂的隔离层； 退火，使得掺杂的隔离层中杂质扩散进入相邻衬底沟道形成穿通阻挡层。 本专利技术还提供了另一种半导体器件制造方法，包括：在衬底上形成沿第一方向延 伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离，浅沟槽隔离至少包括多个未掺杂的第一 隔离层以及掺杂的第二隔离层；退火，使得掺杂的第二隔离层中杂质扩散形成穿通阻挡层。 其中，形成浅沟槽隔离的步骤进一步包括：在沟槽中填充多个未掺杂的第一隔离 层与掺杂的第二隔离层构成的隔离层堆叠，覆盖鳍片侧壁以及顶部；刻蚀隔离层堆叠以暴 露一部分鳍片侧壁。 其中，掺杂的隔离层包括856、？56、8?56、掺杂氧化硅、掺杂的506、掺杂氮化硅、掺 杂非晶硅、掺杂多晶硅、掺杂非晶碳、掺杂low-k、掺杂聚合物及其组合。 其中，掺杂的隔离层中的杂质包括(：、？、队0、8、？38、66、6&、111、513、51及其组合。 其中，杂质向埋设在浅沟槽隔离中的鳍片侧向扩散形成位于鳍片底部的沟道穿通 阻挡层，和/或杂质向鳍片与衬底界面处向下扩散形成位于衬底顶部的浅沟槽隔离穿通阻 挡层。 其中，浅沟槽隔离或者未掺杂的隔离层包括氧化硅、氮氧化硅、氢氧化硅、氮化硅、 含碳氧化硅、low-k、有机物及其组合。 其中，形成浅沟槽隔离之后进一步包括：在鳍片上形成沿第二方向延伸的假栅极 堆叠；在假栅极堆叠的沿第一方向的侧面形成栅极侧墙和源漏区；在器件上形成层间介质 层；去除假栅极堆叠，在层间介质层中留下栅极沟槽；在栅极沟槽中形成栅极堆叠；刻蚀层 间介质层形成暴露源漏区的接触孔；在接触孔中形成金属硅化物和接触塞。 本专利技术提供了一种半导体器件，包括：多个鳍片，位于衬底上且沿第一方向延伸； 浅沟槽隔离，位于多个鳍片之间，至少包括一层掺杂的隔离层；穿通阻挡层，位于鳍片底部 和/或衬底顶部。 本专利技术提供了另一种半导体器件，包括：多个鳍片，位于衬底上且沿第一方向延 伸；浅沟槽隔离，位于多个鳍片之间，包括多个未掺杂的第一隔离层以及掺杂的第二隔离 层；穿通阻挡层，位于鳍片底部和/或衬底顶部。 其中，穿通阻挡层为掺杂半导体或者绝缘介质。 其中，穿通阻挡层中进一步包含选自C、F、N、0、B、P、As、Ge、Ga、In、Sb、Si及其组 合的杂质。 依照本专利技术的，在鳍片侧面的沟槽中形成多个掺杂层与 隔离层的层叠，退火扩散形成了均匀、陡峭的穿通阻挡层，有效抑制了寄生沟道和沟道穿通 效应并且简化了工艺，从而提高了器件可靠性。 【专利附图】【附图说明】 以下参照附图来详细说明本专利技术的技术方案，其中： 图1至图11为依照本专利技术的FinFET制造方法各步骤的剖面示意图； 图12为依照本专利技术的FinFET器件结构透视图。 【具体实施方式】 以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技 术效果，公开了能有效抑制寄生沟道效应的三维多栅FinFET及其制造方法。需要指出的 是，类似的附图标记表示类似的结构，本申请中所用的术语"第一"、"第二"、"上"、"下"等等 可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或 制造工序的空间、次序或层级关系。 值得注意的是，以下各个附图中上部部分为器件沿图12中第一方向（鳍片延伸方 向，源漏延伸方向，也即Y-Y'轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方 向，垂直于第一方向，也即X-X'轴线）的栅极堆叠中线的剖视图，下部部分为器件沿平行于 第二方向且位于栅极堆叠之外(第一方向上具有一定距离）位置处(也即Χ1-ΧΓ轴线）获得 的剖视图。 如图1所示，本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片和沟槽；在沟槽中形成浅沟槽隔离，浅沟槽隔离至少包括一个掺杂的隔离层；退火，使得掺杂的隔离层中杂质扩散进入相邻衬底沟道形成穿通阻挡层。

【技术特征摘要】

【专利技术属性】
技术研发人员：殷华湘，洪培真，孟令款，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11