半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片和沟槽；在沟槽中形成隔离层；在鳍片中和/或鳍片与衬底界面处形成穿通阻挡层；刻蚀隔离层以暴露部分鳍片，剩余隔离层构成浅沟槽隔离。依照本发明专利技术的半导体器件及其制造方法，在鳍片中以及浅沟槽隔离下方形成穿通阻挡层，有效抑制了寄生沟道效应并且可以减小浅沟槽隔离所需厚度，从而提高了器件可靠性。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，包括：在衬底上形成沿第一方向延伸的多个鳍片和沟槽；在沟槽中形成隔离层；在鳍片中和/或鳍片与衬底界面处形成穿通阻挡层；刻蚀隔离层以暴露部分鳍片，剩余隔离层构成浅沟槽隔离。依照本专利技术的，在鳍片中以及浅沟槽隔离下方形成穿通阻挡层，有效抑制了寄生沟道效应并且可以减小浅沟槽隔离所需厚度，从而提高了器件可靠性。【专利说明】
本专利技术涉及一种，特别是涉及一种能有效抑制寄生沟道 效应并且可以减小浅沟槽隔离所需厚度的三维多栅FinFET及其制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate)是主要的器件结构， 这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。 例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑 制短沟道效应（SCE)以及漏致感应势垒降低（DIBL)效应，具有更低的结电容，能够实现沟 道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流， 降低了对于有效栅氧厚度（EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区 顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。 现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多 个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI);在 鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1?5nm)假栅极绝缘层，在假栅极绝 缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二 方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍 片进行浅掺杂形成轻掺杂漏结构（LDD)以抑制漏致感应势垒降低效应；在假栅极堆叠的沿 第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延 生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流 子迁移率；在晶片上沉积层间介质层（ILD);刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽； 在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电 层。进一步地，刻蚀ILD形成源漏接触孔；为了降低源漏接触电阻，在源漏接触孔中形成金 属硅化物；填充金属/金属氮化物形成接触塞。 然而，随着FinFET技术节点持续缩减(例如22nm以下)，STI厚度相应减小，鳍片与 STI之间的绝缘隔离效果变差，使得在STI下方的鳍片之间容易出现寄生沟道，引起器件失 效。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的FinFET结构及其 制造方法，能有效抑制了寄生沟道效应并且可以减小浅沟槽隔离所需厚度。 为此，本专利技术提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延 伸的多个鳍片和沟槽；在沟槽中形成隔离层；在鳍片中和/或鳍片与衬底界面处形成穿通 阻挡层；刻蚀隔离层以暴露部分鳍片，剩余隔离层构成浅沟槽隔离。 其中，形成鳍片和沟槽的步骤进一步包括：在衬底上形成硬掩模层；以硬掩模层 为掩模，刻蚀衬底形成鳍片和沟槽。 其中，形成穿通阻挡层的步骤进一步包括：执行离子注入，使得注入的元素分布在 鳍片中和/或鳍片与衬底界面处；退火，使得注入的元素与鳍片和/或衬底反应形成穿通阻 挡层。 其中，注入的元素至少包括氧。 其中，注入的元素还包括N、C、F、P、Cl、As、B、In、Sb、Ga、Si、Ge及其组合。 其中，形成浅沟槽隔离之后进一步包括：在鳍片上形成沿第二方向延伸的假栅极 堆叠；在假栅极堆叠的沿第一方向的侧面形成栅极侧墙和源漏区；在器件上形成层间介质 层；去除假栅极堆叠，在层间介质层中留下栅极沟槽；在栅极沟槽中形成栅极堆叠；刻蚀层 间介质层形成暴露源漏区的接触孔；在接触孔中形成金属硅化物和接触塞。 其中，源漏区包括外延生长的提升源漏区。 本专利技术还提供了一种半导体器件，包括：多个鳍片，位于衬底上且沿第一方向延 伸；浅沟槽隔离，位于多个鳍片之间；穿通阻挡层，位于鳍片中和/或鳍片与衬底界面处。 其中，穿通阻挡层为高掺杂区。 其中，高掺杂区中掺杂具有N、C、F、P、Cl、As、B、In、Sb、Ga、Si、Ge及其组合。 其中，穿通阻挡层为氧化硅。 依照本专利技术的，在鳍片中以及浅沟槽隔离下方形成穿通 阻挡层，有效抑制了寄生沟道效应并且可以减小浅沟槽隔离所需厚度，从而提高了器件可 靠性。 【专利附图】【附图说明】 以下参照附图来详细说明本专利技术的技术方案，其中： 图1至图9为依照本专利技术的FinFET制造方法各步骤的剖面示意图； 图10为依照本专利技术的FinFET器件结构透视图。 【具体实施方式】 以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技 术效果，公开了能有效抑制寄生沟道效应并且可以减小浅沟槽隔离所需厚度的三维多栅 FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术 语"第一"、"第二"、"上"、"下"等等可用于修饰各种器件结构或制造工序。这些修饰除非特 别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。 值得注意的是，以下各个附图中上部部分为器件沿图10中第一方向（鳍片延伸方 向，源漏延伸方向，也即Y-Y'轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方 向，垂直于第一方向，也即X-X'轴线）的栅极堆叠中线的剖视图，下部部分为器件沿平行于 第二方向且位于栅极堆叠之外(第一方向上具有一定距离）位置处(也即Χ1-ΧΓ轴线）获得 的剖视图。 如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构 之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向（图10中的Y-Y'轴线)。提供衬 底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅（Si)、单晶体锗（Ge)、应变硅 (Strained Si)、锗娃（SiGe)，或是化合物半导体材料，例如氮化镓（GaN)、砷化镓（GaAs)、 磷化铟（InP)、锑化铟（InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS 工艺兼容的考虑，衬底1优选地为体Si。优选地，在衬底1上通过LPCVD、PECVD等工艺沉 积形成硬掩模2,材质例如为氧化娃、氮化娃、氮氧化娃及其组合。以硬掩模2为掩模，光刻 /刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的 衬底1材料所构成的鳍片1F。刻蚀优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子 刻蚀（RIE)或者四甲基氢氧化铵（TMAH)湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。 如图2所示，在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO (快速热氧化)、 旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等的隔离层 3。优选地，在图2之后、图3之前进一步执行CMP、回刻等平坦化工艺，对隔离层3平坦化直 至暴本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片和沟槽；在沟槽中形成隔离层；在鳍片中和/或鳍片与衬底界面处形成穿通阻挡层；刻蚀隔离层以暴露部分鳍片，剩余隔离层构成浅沟槽隔离。

【技术特征摘要】

【专利技术属性】
技术研发人员：殷华湘，张永奎，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11