半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙的第一部分，同时在鳍片沿第二方向的两侧形成栅极侧墙的第二部分；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。依照本发明专利技术的半导体器件及其制造方法，在鳍片侧壁底部形成残留侧墙，能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的穿透漏电。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙的第一部分，同时在鳍片沿第二方向的两侧形成栅极侧墙的第二部分；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。依照本专利技术的，在鳍片侧壁底部形成残留侧墙，能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的穿透漏电。【专利说明】
本专利技术涉及一种，特别是涉及一种能有效提高载流子迁 移率的三维多栅FinFET及其制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate)是主要的器件结构， 这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。 例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑 制短沟道效应（SCE)以及漏致感应势垒降低（DIBL)效应，具有更低的结电容，能够实现沟 道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流， 降低了对于有效栅氧厚度（EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区 顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。 现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多 个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI);在 鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1?5nm)假栅极绝缘层，在假栅极绝 缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二 方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍 片进行浅掺杂形成轻掺杂漏结构（LDD)以抑制漏致感应势垒降低效应；在假栅极堆叠的沿 第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延 生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流 子迁移率；在晶片上沉积层间介质层（ILD);刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽； 在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电 层。进一步地，刻蚀ILD形成源漏接触孔；为了降低源漏接触电阻，在源漏接触孔中形成金 属硅化物；填充金属/金属氮化物形成接触塞。 然而，由于FinFET器件自身尺寸较小(例如22nm以下)，源漏接触孔也即Fin侧壁 底部的金属硅化物填充困难，例如保形性差、容易出现孔隙等，使得降低源漏接触电阻的设 想难以实现。此外，由于距离衬底较近，例如金属硅化物与鳍片衬底之间仅间隔了极薄的栅 极绝缘层，通常在几 nm量级，容易导致源漏结与衬底的穿透漏电，使得器件失效。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的FinFET结构及其 制造方法，能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的 穿透漏电。 为此，本专利技术提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延 伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第 一方向的两侧形成栅极侧墙的第一部分，同时在鳍片沿第二方向的两侧形成栅极侧墙的第 二部分；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。 其中，形成栅极侧墙的步骤进一步包括：在器件上形成栅极侧墙材料层；控制刻 蚀参数，减小侧面的过刻蚀，使得栅极侧墙材料层在假栅极堆叠结构沿第一方向的两侧留 下栅极侧墙的第一部分并且同时在鳍片沿第二方向的两侧留下栅极侧墙的第二部分。 其中，形成栅极侧墙的步骤之后进一步包括：在栅极侧墙沿第一方向的两侧外延 生长提升源漏区。 其中，形成提升源漏区之后进一步包括在提升源漏区与栅极侧墙的第二部分上形 成金属娃化物。 其中，形成金属硅化物的步骤进一步包括：在器件上形成层间介质层；在层间介 质层中形成源漏接触孔，暴露提升源漏区以及栅极侧墙的第二部分；在源漏接触孔中形成 金属层，退火使得金属层与提升源漏区反应形成金属硅化物。 其中，形成提升源漏区之后进一步包括在器件上形成接触刻蚀停止层。 本专利技术还提供了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第 二方向延伸并且跨越了每个鳍片的栅极，位于鳍片上沿第一方向的栅极两侧的源漏区以及 栅极侧墙，其中，栅极侧墙包括位于在栅极沿第一方向的两侧的第一部分以及在鳍片沿第 二方向的两侧的第二部分。 其中，第二部分的高度和/或厚度小于第一部分的高度和/或厚度。 其中，源漏区为外延生长的提升源漏区。 其中，提升源漏区和/或栅极侧墙的第二部分上具有金属硅化物。 依照本专利技术的，在鳍片侧壁底部形成残留侧墙，能有效 填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬底的穿透漏电。 【专利附图】【附图说明】 以下参照附图来详细说明本专利技术的技术方案，其中： 图1至图11为依照本专利技术的FinFET制造方法各步骤的剖面示意图； 图12为依照本专利技术的FinFET器件结构透视图。 【具体实施方式】 以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技 术效果，公开了能有效填充源漏接触孔、减少或者消除填充孔隙，同时还能抑制源漏结与衬 底的穿透漏电的三维多栅FinFET及其制造方法。需要指出的是，类似的附图标记表示类似 的结构，本申请中所用的术语"第一"、"第二"、"上"、"下"等等可用于修饰各种器件结构或 制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层 级关系。 值得注意的是，以下各个附图中上部部分为器件沿图12中第一方向（鳍片延伸方 向，源漏延伸方向，也即Y-Y'轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方 向，垂直于第一方向，也即X-X'轴线）的栅极堆叠中线的剖视图，下部部分为器件沿平行于 第二方向且位于栅极堆叠之外(第一方向上具有一定距离）位置处(也即Χ1-ΧΓ轴线）获得 的剖视图。 如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构IF以及鳍片结构 之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向（图12中的Y-Y'轴线)。提供衬 底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅（Si)、单晶体锗（Ge)、应变硅 (Strained Si)、锗娃（SiGe)，或是化合物半导体材料，例如氮化镓（GaN)、砷化镓（GaAs)、 磷化铟（InP)、锑化铟（InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS 工艺兼容的考虑，衬底1优选地为体Si。光刻/刻蚀衬底1，在衬底1中形成多个沿第一方 向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。刻蚀优选各 向异性的刻蚀，例如等离子体干法刻蚀、反应离子刻蚀（RIE)或者四甲基氢氧化铵（TMAH) 湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。在鳍片1F之间的沟槽1G中通过P本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙的第一部分，同时在鳍片沿第二方向的两侧形成栅极侧墙的第二部分；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：殷华湘，赵志国，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11