半导体测试结构及测试方法技术

一种半导体测试结构及测试方法，所述半导体测试结构包括：待测试PMOS晶体管的源极、漏极与第一测试端和第二测试端相连接，所述待测试PMOS晶体管的栅极与第三测试端相连接；加热单元、调节电阻和控制NMOS晶体管的源极、漏极串联形成串联结构，所述串联结构的一端与第一测试端相连接，所述串联结构的另一端与第三测试端相连接，所述控制NMOS晶体管的栅极与第二测试端相连接。当第三测试端施加负的应力偏压时，利用所述加热单元进行加热，就能模拟真实芯片中高阻器件对附近的MOS晶体管的加热影响，使得测试结果更精确。

【技术实现步骤摘要】
【专利摘要】一种，所述半导体测试结构包括：待测试PMOS晶体管的源极、漏极与第一测试端和第二测试端相连接，所述待测试PMOS晶体管的栅极与第三测试端相连接；加热单元、调节电阻和控制NMOS晶体管的源极、漏极串联形成串联结构，所述串联结构的一端与第一测试端相连接，所述串联结构的另一端与第三测试端相连接，所述控制NMOS晶体管的栅极与第二测试端相连接。当第三测试端施加负的应力偏压时，利用所述加热单元进行加热，就能模拟真实芯片中高阻器件对附近的MOS晶体管的加热影响，使得测试结果更精确。【专利说明】
本专利技术涉及半导体技术，特别涉及一种。
技术介绍
随着半导体集成电路的集成度越来越高，对晶体管性能的要求也日益增高，因此， 对于晶体管可靠性的要求随之提高。在CMOS工艺中，在对于PM0S晶体管的可靠性进行评价 时，负偏压温度不稳定性（Negative Bias Temperature Instability,NBTI)是一个主要的 评价因素。负偏压温度不稳定性是指PM0S晶体管在负偏置栅极电压和高温的作用下，PM0S 晶体管的栅氧化层与衬底之间的界面处的氢硅键断裂，形成界面缺陷电荷，从而造成PM0S 晶体管的阈值电压和饱和漏极电流发生漂移的现象。随着半导体器件尺寸的减小，NBTI特 性也越来越明显。所述NBTI特性会使得PM0S晶体管的阈值电压（Vt)绝对值和线性区漏 极电流（Idlin)的绝对值的增大，并引起饱和漏极电流和跨导绝对值的减小。这些器件参 数的变化会降低PM0S晶体管的速度，并加大晶体管间的失配性，最终导致电路失效。 现有技术公开了一种负偏压温度不稳定性的测试方法，具体包括：对施加在具有 电压应力的应力器件和参考器件上的电压进行配置，且所述参考器件的栅源电压为0V，测 量所述应力器件和参考器件的饱和源漏电流，判断所述应力器件是否因为负偏压温度不稳 定性导致阈值电压退化。但利用所述负偏压温度不稳定性的测试方法精度较低。
技术实现思路
本专利技术解决的问题是提供一种，使得对PM0S晶体管 的负偏压温度不稳定性的测试结果更加精确。 为解决上述问题，本专利技术技术方案提供了一种半导体测试结构，包括：第一测试 端、第二测试端、第三测试端、待测试PM0S晶体管、控制NM0S晶体管、加热单元和调节电阻； 所述待测试PM0S晶体管的源极、漏极的其中一端与第一测试端相连接，另一端与第二测试 端相连接，所述待测试PM0S晶体管的栅极与第三测试端相连接；所述加热单元围绕所述待 测试PM0S晶体管设置，用于对待测试PM0S晶体管进行加热，所述调节电阻用于调节施加在 所述加热单元两端的电压，所述控制NM0S晶体管用于控制加热单元是否进行加热，所述加 热单元、调节电阻和控制NM0S晶体管的源极、漏极串联形成串联结构，所述串联结构的一 端与第一测试端相连接，所述串联结构的另一端与第三测试端相连接，且所述控制NM0S晶 体管位于串联结构靠近第三测试端的一端，所述控制NM0S晶体管的栅极与第二测试端相 连接。 可选的，所述加热单元位于围绕待测试PM0S晶体管设置的隔离结构表面，使得所 述加热单元与所述待测试PM0S晶体管电学隔离。 可选的，所述加热单元位于围绕待测试PM0S晶体管设置的半导体衬底内，且所述 加热单元与所述待测试PM0S晶体管电学隔离。 可选的，所述加热单元的图形的形状为蛇形或螺旋形。 可选的，当所述加热单元的图形的形状为螺旋形时，所述螺旋形的圈数为1?5 圈。 可选的，所述加热单元与所述待测试PM0S晶体管之间的间距为最小设计尺寸。 可选的，所述控制NM0S晶体管、待测试PM0S晶体管为增强型M0S晶体管。 可选的，当所述加热单元的电阻值为R1，待测试PM0S晶体管的栅极施加的应力电 压的电压值为Vstress，待测试PM0S晶体管的栅极施加的工作电压的电压值为Vop，所述调 节电阻的电阻值 R0=R1 X (Vstress-Vop) /Vop。 可选的，所述控制NM0S晶体管的阈值电压的绝对值大于所述待测试PM0S晶体管 的阈值电压的绝对值。 本专利技术技术方案提供了一种采用所述半导体测试结构的测试方法，包括：第一测 试端、第二测试端接地，待测试PM0S晶体管的衬底接地，在第三测试端施加应力电压，控制 NM0S晶体管的沟道区导通，利用加热单元对待测试PM0S晶体管进行加热，同时在待测试 PM0S晶体管的栅极施加应力电压，使得待测试PM0S晶体管由于负偏压温度不稳定性导致 电学参数发生漂移；第一测试端接地，待测试PM0S晶体管的衬底接地，在第二测试端施加 工作电压，在第三测试端施加工作电压，使得所述控制NM0S晶体管的沟道区关断，加热单 元停止加热，检测所述待测试PM0S晶体管的电学参数。 可选的，将所述测得的待测试PM0S晶体管的电学参数与标准电学参数进行比较， 获得待测试PM0S晶体管由于负偏压温度不稳定性导致电学参数发生漂移的漂移量。 可选的，所述应力电压的大小为-IV?-10V。 可选的，所述工作电压为负的工作电压。 可选的，所述应力电压的绝对值大于待测试PM0S晶体管的工作电压的绝对值。 可选的，所述电学参数为饱和漏极电流和阈值电压。 与现有技术相比，本专利技术具有以下优点： 由于现有的对M0S晶体管进行负偏压温度不稳定性测试时，测试的环境温度与实 际工作状态的环境温度不同，使得测得的负偏压温度不稳定性测试的测试结果与实际情况 相差较大。而本专利技术实施例在施加负的应力偏压时，利用所述加热单元进行加热，就能模拟 真实芯片中高阻器件对附近的M0S晶体管的加热影响，且当需要对待测试PM0S晶体管进行 电学参数测试时，只需要改变测试端的电压，就加热单元就停止加热，所述加热单元不会影 响待测试PM0S晶体管的电学参数检测。且只需要利用所述一个所述半导体测试结构可以 对待测试PM0S晶体管的栅极施加应力电压和对待测试PM0S晶体管进行电学参数检测，不 需要再利用其他装置，有利于降低测试成本。 【专利附图】【附图说明】 图1是现有技术中不同环境温度下待测试的PM0S晶体管的阈值电压漂移值与时 间的关系不意图； 图2?图4是本专利技术实施例的半导体测试结构的结构示意图； 图5是本专利技术实施例的测试方法的流程示意图。 【具体实施方式】 专利技术人发现，利用现有技术的测试方法进行负偏压温度不稳定性测试的测试结果 与实际情况相差较大，经过研究后发现：这主要是因为环境温度对待测试的PM0S晶体管的 负偏压温度不稳定性有很大的影响。请参考图1，为不同环境温度下待测试的PM0S晶体管 的阈值电压漂移值与时间的关系示意图，其中，按箭头从下到上依次是环境温度为25°C、 50°C、75°C、100°C、125°C、150°C、175°C和200°C的情况下测得的阈值电压退化幅度与时间 的关系曲线。从图中可以很明显的看到，环境温度越高，阈值电压退化幅度越大。对于集成 电路的核心器件（Core Device)区，由于器件较密集，高阻器件较多，且工作电压都较高，使 得核心器件区的温度很高，通常可以达到125°C以上，而现有技术本文档来自技高网...

【技术保护点】
一种半导体测试结构，其特征在于，包括：第一测试端、第二测试端、第三测试端、待测试PMOS晶体管、控制NMOS晶体管、加热单元和调节电阻；所述待测试PMOS晶体管的源极、漏极的其中一端与第一测试端相连接，另一端与第二测试端相连接，所述待测试PMOS晶体管的栅极与第三测试端相连接；所述加热单元围绕所述待测试PMOS晶体管设置，用于对待测试PMOS晶体管进行加热，所述调节电阻用于调节施加在所述加热单元两端的电压，所述控制NMOS晶体管用于控制加热单元是否进行加热，所述加热单元、调节电阻和控制NMOS晶体管的源极、漏极串联形成串联结构，所述串联结构的一端与第一测试端相连接，所述串联结构的另一端与第三测试端相连接，且所述控制NMOS晶体管位于串联结构靠近第三测试端的一端，所述控制NMOS晶体管的栅极与第二测试端相连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：冯军宏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31