包括沟槽的半导体器件和制造半导体器件的方法技术

本发明专利技术涉及包括沟槽的半导体器件和制造半导体器件的方法。一种半导体器件包括在第一沟槽中包括第一栅电极的第一晶体管单元。所述半导体器件进一步包括在第二沟槽中包括第二栅电极的第二晶体管单元，其中第一和第二栅电极被电连接。所述半导体器件进一步包括第一和第二沟槽之间的第三沟槽，其中第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中。所述半导体器件进一步包括第三沟槽中的覆盖第三沟槽的底侧和壁的电介质。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及。一种半导体器件包括在第一沟槽中包括第一栅电极的第一晶体管单元。所述半导体器件进一步包括在第二沟槽中包括第二栅电极的第二晶体管单元，其中第一和第二栅电极被电连接。所述半导体器件进一步包括第一和第二沟槽之间的第三沟槽，其中第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中。所述半导体器件进一步包括第三沟槽中的覆盖第三沟槽的底侧和壁的电介质。【专利说明】
本专利技术涉及。
技术介绍
半导体器件(诸如场效应晶体管(FET)和绝缘栅双极型晶体管(IGBT))普遍地用在较宽范围的应用(例如汽车和工业)中。当由这些半导体器件切换负载时，电气特性中的不期望振荡(诸如IGBT的集电极-发射极电压的振荡)可能出现。期望提供允许减小或抑制负载切换期间的振荡的半导体器件。另外，期望提供用于制造该半导体器件的方法。
技术实现思路
根据半导体器件的实施例，所述半导体器件包括第一晶体管单元，所述第一晶体管单元在第一沟槽中包括第一栅电极。所述半导体器件进一步包括第二晶体管单元，所述第二晶体管单元在第二沟槽中包括第二栅电极。第一和第二栅电极被电连接。所述半导体器件进一步包括第一和第二沟槽之间的第三沟槽。第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中。所述半导体器件进一步包括第三沟槽中的覆盖第三沟槽的底侧和壁的电介质。根据制造半导体器件的方法的实施例，所述方法包括形成在第一沟槽中包括第一栅电极的第一晶体管单元。所述方法进一步包括形成在第二沟槽中包括第二栅电极的第二晶体管单元。所述方法进一步包括电连接第一和第二栅电极。所述方法进一步包括在第一和第二沟槽之间形成第三沟槽，其中第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中。所述方法进一步包括在第三沟槽中形成覆盖第三沟槽的底侧和侧壁的电介质。在阅读下面的描述并查看附图后，本领域技术人员将认识到附加的特征和优点。【专利附图】【附图说明】附图被包括以提供对本专利技术的进一步理解，并且附图被合并到本说明书中以及构成本说明书的一部分。附图图示了本专利技术的实施例，并且连同描述，将容易意识到预期的优点，因为通过参考下面的详细描述，预期的优点变得更好理解。附图的元件不必相对于彼此按比例绘制。相似的附图标记指定对应的类似部分。图1A到IG图示了包括栅极沟槽晶体管单元和处于晶体管单元中的两个之间的第三沟槽的半导体器件的实施例的横截面视图。图2A图示了在图1A到IE中的任一个中图示的第三沟槽和邻接第三沟槽的底侧的掺杂区的横截面视图。图2B图示了在图1A到IE中的任一个中图示的第一沟槽和邻接第一沟槽的底侧的掺杂区的横截面视图。图3图示了包括沟槽栅极晶体管单元和处于沟槽栅极晶体管的两个晶体管单元之间的第三到第五沟槽的半导体器件的一个实施例的横截面视图。图4图示了包括具有栅极沟槽晶体管单元和处于栅极沟槽晶体管单元中的两个之间的第三沟槽的半导体器件的集成电路的一个实施例。图5A图示了包括包围每一个沟槽栅极晶体管单元的连续第三沟槽的栅极沟槽晶体管单元场的布局上的顶视图。图5B图示了包括包围每一个沟槽栅极晶体管单元的沟槽段的栅极沟槽晶体管单元场的布局上的顶视图。图6图示了制造包括沟槽栅极晶体管单元和处于沟槽栅极晶体管单元中的两个之间的第三沟槽的半导体器件的工艺流程的一个实施例。图7A到7D图示了在制造包括沟槽栅极晶体管单元和处于晶体管单元中的两个之间的第三沟槽的半导体器件期间处于不同状态的半导体主体的横截面视图。图8是图示在不同切换条件下集电极-发射极电压和栅极沟槽的底侧处的电场强度的仿真结果的曲线图。【具体实施方式】 在下面的详细描述中，参考形成该详细描述的一部分并且在其中通过图示的方式示出了可实践本专利技术的具体实施例的附图。应当理解的是，在不脱离本专利技术范围的情况下，可以利用其它实施例，并且可以做出结构或逻辑的改变。例如，针对一个实施例图示或描述的特征可以用在其它实施例上或与其它实施例结合使用以产生又一实施例。意图是，本专利技术包括这样的修改和变形。使用具体的语言来描述示例，该语言不应当被理解为限制所附权利要求的范围。附图不是按比例绘制的并且仅为了图示的目的。为了清楚，在不同的附图中，对应的元件已由相同的附图标记指定，除非另外声明。术语“具有”、“包含”、“包括”、“含有”等是开放的，并且这些术语指示所声明的结构、元件或特征的存在但不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外清楚地指示。另外，还使用诸如“第一”、“第二”等的术语来描述各种元件、区、区段等，并且这些术语也不意图进行限制。贯穿该描述，相似的术语指代相似的元件。附图通过紧接着掺杂类型“η”或“p”指示或“ + ”来图示相对掺杂浓度。例如，“η_”意指比“η”掺杂区的掺杂浓度更低的掺杂浓度，而“η+”掺杂区具有比“η”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区不必具有相同的绝对掺杂浓度。例如，两个不同“η”掺杂区可以具有相同或不同绝对掺杂浓度。术语“电连接”描述电连接元件之间的持久低电阻连接，例如有关元件之间的直接接触或者经由金属和/或高掺杂半导体的低电阻连接。术语“电耦合”包括:可以在电耦合元件之间提供针对信号传输而适配的一个或多个介入元件，例如，可被控制以在第一状态中暂时提供低电阻连接和在第二状态中暂时提供高电阻电解耦的元件。图1A到图1G图示了包括第一晶体管单元110、第二晶体管单元130以及第一和第二晶体管单元110、130之间的第三沟槽160的半导体器件1001……1007的实施例的横截面视图。参考图1A中图示的半导体器件1001的示意横截面视图，第一晶体管单元110包括第二导电类型的第一主体区111，第一主体区111处于与第二导电类型互补的第一导电类型的半导体主体105中。在一个实施例中，半导体主体105包括半导体衬底(例如硅(Si)衬底、碳化硅(SiC)衬底或者其它单一半导体或化合物半导体衬底)和其上的一个或多个可选的半导体层。第一导电类型的第一源极区115邻接第一沟槽120。每一个第一沟槽120包括第一栅电极122,第一栅电极122通过第一介电结构121与半导体主体105的包围部分电隔离。类似于第一晶体管单元110，第二晶体管单元130包括处于半导体主体150中的第二导电类型的第二主体区131。第一导电类型的第二源极区135邻接第二沟槽140。每一个第二沟槽140包括第二栅电极142，第二栅电极142通过第二介电结构141与半导体主体105的包围部分电隔离。可以一起处理第一和第二晶体管单元110、130的类似元件。作为示例，可以例如通过离子注入来一起形成第一和第二源极区115、135。同样地，可以一起形成第一和第二介电结构121、141。可以一起形成第一和第二沟槽120、140，并且还可以一起形成第一和第二栅电极122和142。第一和第二沟槽120、140从第一侧107 (例如半导体主体105的前侧)延伸到半导体主体105中。第一和第二沟槽120、140中的每一个具有深度Cl1和宽度Wl。第三沟槽160位于第一和第二晶体管单元110、130之间并具有深度d3和宽度w3。深度d3大于深度Cl10第三沟槽160缺少本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一晶体管单元，在第一沟槽中包括第一栅电极；第二晶体管单元，在第二沟槽中包括第二栅电极，其中第一和第二栅电极被电连接；第一和第二沟槽之间的第三沟槽，其中第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中；以及第三沟槽中的电介质，覆盖第三沟槽的底侧和壁。

【技术特征摘要】
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【专利技术属性】
技术研发人员：M科托罗格亚，HP费尔斯尔，Y加夫利纳，FJ桑托斯罗德里古斯，HJ舒尔策，G赛贝特，AR施特格纳，W瓦格纳，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国;DE