多栅极存储器的控制栅极字线驱动器电路制造技术

本发明专利技术涉及多栅极存储器的控制栅极字线驱动器电路。存储器（101）具有多栅极存储器单元阵列（103）和耦合于所述阵列的存储器单元的分区的字线驱动器电路（115）。在至少一个操作模式中，所述字线驱动器电路可控制成在所述分区是非选择的分区的读取操作期间将耦合于所述控制栅极字线驱动器并且耦合于所述分区的相关控制栅极字线设置于浮置状态。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及多栅极存储器的控制栅极字线驱动器电路。存储器（101）具有多栅极存储器单元阵列（103）和耦合于所述阵列的存储器单元的分区的字线驱动器电路（115）。在至少一个操作模式中，所述字线驱动器电路可控制成在所述分区是非选择的分区的读取操作期间将耦合于所述控制栅极字线驱动器并且耦合于所述分区的相关控制栅极字线设置于浮置状态。【专利说明】多栅极存储器的控制栅极字线驱动器电路
本公开总体涉及存储器，更具体地说涉及多栅极存储器的控制栅极字线驱动器电路。
技术介绍
多栅极存储器是其存储器单元包括两个独立偏置的栅极(控制栅极和选择栅极)的存储器。在某些例子中，控制栅极和选择栅极是存储器单元的相同晶体管的一部分，例如在分离栅极存储器单元中，但是在其它类型的多栅极存储器中(例如，在2-T存储器单元中)，它们可以位于分离的晶体管中。控制栅极耦合于控制栅极字线，而选择栅极耦合于选择栅极字线。存储器单元通过断言(assert)控制栅极字线和选择栅极字线来被访问。【专利附图】【附图说明】通过参考附图，本专利技术可以被更好的理解，并且其多个目的、特征以及优点对本领域技术人员来说是明显的。图1是根据本专利技术的一个实施例的存储器的一部分的电路图。图2是根据本专利技术的一个实施例的控制栅极字线驱动器的电路图。图3是示出了根据本专利技术的一个实施例的在存储器的不同操作期间的控制栅极字线电压状态的表。图4是示出了根据本专利技术的一个实施例的在不同操作期间的控制栅极字线驱动器的各个节点的状态的表。图5是根据本专利技术的一个实施例的控制栅极电压电路的电路图。除非另有说明，不同附图中使用的相同附图标记表示相同的元素。附图不一定按比例绘制。【具体实施方式】下面给出了用于执行本专利技术的模式的详细描述。该描述旨在说明本专利技术而不应该被认为是限定本专利技术。描述了一种多栅极存储器，其中在阵列的所选行的读取期间，未选择的控制栅极字线是浮置的(即，处于高阻抗状态)。在某些例子中，控制栅极字线在低功率操作期间被设置于浮置状态。例如，在低功率读取期间，只有被读取的单元的一个分区的控制栅极字线被带到读取电压电平，在该电平下，其它控制栅极字线保持在浮置状态。对于一些存储器，期望在低功率模式下读取多栅极存储器。在一些现有技术的存储器中，存储器的电路在低功率模式下被停用。当单元将在低功率模式下被读取的时候，电路被加电以执行该读取。利用该技术，电路可能需要花不期望的多的时间来从低功率模式下的停用状态加电。用于在低功率模式下读取的另一种技术就是保持利用电容性节点读取所需的模拟偏压。该技术需要在存储器中实现附加的电容性结构，并且可能还需要更多的功率以在正常操作期间改变电容性节点的电压。另一种现有技术是在低功率模式期间将存储器单元的控制栅极电压降低到更低的电压。然后对于所有单元，控制栅极电压被升高以执行读取。这种实现方式的一个问题是控制栅极字线可能具有高电容。升高多个高电容字线的电压可能要花比所期望的更长的时间，并且可能消耗附加功率。图1是根据本专利技术的一个实施例的多栅极存储器101的部分的框图。在所示出的实施例中，存储器101包括具有单元139的多栅极存储器单元的阵列103，如图1中所示意性示出的。在一个实施例中，阵列103的存储器单元是分离栅极存储器单元，但是在其它实施例中可以是其它类型的存储器单元。存储器101可以是独立器件或者可以在具有处理电路的集成电路中(例如在微控制器中)被实施。分离栅极存储器单元是包括电荷存储结构(146)的非易失性存储器单元，其中电荷在编程操作期间被存储以调节单元的阈值电压，从而存储特定逻辑值。电荷在擦除操作期间被移除，以便单元读取相反的逻辑值。多栅极存储器单元包括控制栅极(例如，145)和选择栅极(例如，147)。存储器101包括控制器107、字线控制电路105、控制栅极电压电路109、以及用于将数据写入到阵列103的单元或从阵列103的单元读取数据的编程/传感放大器电路111。在所示出的实施例中，阵列103的单元通过地址线上提供的地址(例如，来自处理电路)来访问。该地址被提供给字线控制电路105的解码电路113。字线控制电路105包括解码电路113，该解码电路113对地址线上提供的地址进行解码以激活由该地址所指定的行单元的特定选择栅极字线。在所示出的实施例中，阵列103包括4列存储器单元123、125、127以及129，其中每列单元都耦合于位线(例如，分别是BLO、BLU BL2以及BL3)。位线被编程/传感放大器电路111用于写入以及读取由所断言的字线确定的单元的值。电路111从数据输入线接收将要被写入存储器的数据并且将从存储器读取的数据提供到数据输出线上。在所示出的实施例中，每个位线耦合于用于读取位线上的单元的一个传感放大器。然而，在其它实施例中，电路111可以包括允许多个位线选择性地耦合于传感放大器的选择电路(例如，多路复用器)。控制器107接收控制信号以用于控制存储器101的操作，包括电路105和电路111的操作。LP信号线传输被用于将存储器101设置于低功率模式以消耗更少功率的LP信号。LPREAD信号线传输用于表示在低功率模式下的读取的LPREAD信号。控制器107可以接收其它控制信号，例如，写入信号、擦除信号、或时钟信号(未示出)。而且，其它实施例的控制器可以接收其它类型的控制信号。存储器101包括向控制栅极字线驱动器(例如，115)提供电压(VREAD)的控制栅极电压电路109。在所示出的实施例中，电路109从调节器电路接收VDD电压并且从电池(未示出)接收电压(VBATT)。在图5中所示出的实施例中，电路109包括DC-DC电压调节器501，当来自控制器107的ON信号被断言的时候，该DC-DC电压调节器501将来自电池的电压(VBATT)转换成VREAD电压。在一个实施例中，电路109包括相对“弱”的保持开关503，该保持开关503被制成导通的，以当ON信号被解除断言(de-asserted)并且DC-DC调节器501被停用的时候，将VREAD线连接到VDD端子以提供VDD电压。然而，在其它实施例中，其它控制栅极电压电路可以具有其它配置，包括具有多路复用器以提供不同电压。在一个实施例中，VDD是1.2伏，VBATT在1.7-3.6伏之间的范围内，以及VREAD在全功率模式期间是1.5伏。然而，其它实施例可能使用其它电压电平。返回参照图1，阵列103包括4个分区131、133、135以及137。每个分区接收一个控制栅极字线(例如，CGWL0)和一组M个选择栅极字线(例如，SGWLS0)，其中M是I或更大的整数。每个分区包括M行存储器单元，其中选择栅极字线组中的每个选择栅极字线耦合于一行的选择栅极(例如，147)。单元的行通过断言与该行关联的特定选择栅极字线来被访问。在存储器访问期间被断言的特定选择栅极字线是由解码电路113根据地址线上接收到的地址来决定的。电路105包括选择栅极字线驱动器116、118、120以及122。每个选择栅极字线驱动器(例如，116)被配置成给分区的行(例如，131)提供M个选择栅极字线信号。电路105包括控制栅极字线驱动器115、117、119以及121。每个控制栅极字线驱动器(例如，本文档来自技高网...

【技术保护点】
一种存储器，包括：多栅极存储器单元阵列；地址解码器；控制栅极字线驱动器电路，耦合于所述地址解码器并且耦合于所述阵列的存储器单元的分区，所述控制栅极字线驱动器电路可控制成在所述分区是非选择的分区的至少一种操作模式中，在读取操作期间将耦合于所述控制栅极字线驱动器并且耦合于所述分区的相关的控制栅极字线设置于浮置状态。

【技术特征摘要】
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【专利技术属性】
技术研发人员：G·穆勒，R·J·西兹代克，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US