基准电压生成电路制造技术

本发明专利技术提供一种基准电压生成电路，其能够抑制基准电压上升时的过冲。包括基本电流通路，该基本电流通路至少包括一对共用彼此的栅极电位及源漏电流的NMOS及DMOS；恒流供给电路，其向该基本电流通路供给恒流；以及定时补偿电路，该定时补偿电路包括根据导通信号形成迂回于该NMOS晶体管的迂回电流通路的补偿DMOS晶体管。并且该基准电压生成电路将夹着该NMOS及DMOS晶体管的位置的电位差设为基准电压。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种基准电压生成电路，其能够抑制基准电压上升时的过冲。包括基本电流通路，该基本电流通路至少包括一对共用彼此的栅极电位及源漏电流的NMOS及DMOS；恒流供给电路，其向该基本电流通路供给恒流；以及定时补偿电路，该定时补偿电路包括根据导通信号形成迂回于该NMOS晶体管的迂回电流通路的补偿DMOS晶体管。并且该基准电压生成电路将夹着该NMOS及DMOS晶体管的位置的电位差设为基准电压。【专利说明】基准电压生成电路
本专利技术涉及生成基准电压的基准电压生成电路。
技术介绍
例如，如专利文献I及2所述，在生成用于半导体装置内的电路动作的基准电压的基准电压生成电路中，一般使用在电源电位与接地电位之间串联连接有增强型MOS (金属氧化物半导体)晶体管与耗尽型MOS晶体管的结构。通过使用对电源电位变化不敏感但对温度变化敏感的增强型MOS晶体管与对温度变化敏感但对电源电位变化不敏感的耗尽型MOS晶体管的双方来补充彼此的弱点。基准电压由这些晶体管的导通电阻值确定。基准电压被输入至这些晶体管的栅极，例如，在基准电位上升的情况下，晶体管的导通电阻值降低而基准电位下降。相反地，在基准电位降低的情况下，晶体管的导通电阻值增加而基准电位上升。通过这样的导通电阻值的增减，基准电压被保持恒定。专利文献1:日本特开2011-029912号公报专利文献2:日本特开2002-110917号公报然而，有降低基准电压生成电路的电力消耗的需求。为此，考虑使基准电压生成电路与成为基准电压的供给目的地的电路的动作/停止连动而进行动作/停止。该情况下，每当基准电压生成电路从停止状态迁移到动作状态时都使基准电压上升，在动作后，为了使成为供给目的地的电路的动作提前稳定，则需要在短时间内使基准电压稳定。然而，一般在增强型MOS晶体管中，由于从基准电压被输入至栅极到导通为止的时间比较长，所以在基准电压上升时产生所谓的过冲。其结果，存在在上升之后基准电压不稳定，对供给目的地电路的动作产生影响这样的问题。
技术实现思路
本专利技术是鉴于上述的问题点而完成的，其目的在于，提供一种能够抑制基准电压上升时的过冲的基准电压生成电路。本专利技术提供的基准电压生成电路包括:基本电流通路，其至少包括一对公用彼此的栅极电位及源漏电流的匪OS及DMOS ;和恒流供给电路，其向上述基本电流通路供给恒流，并将夹着上述NMOS及DMOS的两个位置间的电位差设为基准电压，上述基准电压生成电路特征在于，包括定时补偿电路，该定时补偿电路包括根据导通信号形成迂回于所述NMOS的迂回电流通路的补偿DMOS。根据本专利技术提供的基准电压生成电路，能够抑制基准电压上升时的过冲。【专利附图】【附图说明】图1是表示作为第I实施例的基准电压生成电路的结构的电路图。图2是示意性地表示使能导通时的基准电压生成电路的输入输出信号波形的时间图。图3是表示使能导通时的基准电压生成电路的输入输出信号的模拟波形的时间图。图4是表示作为第2实施例的基准电压生成电路的结构的电路图。图5是表示图4的脉冲生成电路的结构的电路图。图6是不意性地表不脉冲生成电路的输入输出信号波形的时间图。图7是表示作为第3实施例的基准电压生成电路的结构的电路图。附图符号说明I~7...晶体管；10...基准电压生成电路；21…基本电流通路；22…迂回电流通路；30…脉冲生成电路。【具体实施方式】下面，参照附图详细地说明本专利技术所涉及的实施例。(第I实施方式)图1示出本实施例的基准电压生成电路10的结构。增强型NMOS电场效应晶体管(以下，称NM0S) I的漏极与耗尽型NMOS的电场效应晶体管(以下，称DM0S)6的源极相互连接。DM0S6的漏极与DM0S6及NMOSl各自的栅极与输出端子η I连接。NMOSl及DM0S6作为导通电阻值根据在输出端子η I产生的基准电压Vref变化的可变电阻而工作。NMOSl及DM0S6共用彼此的栅极电位及源漏电流。将夹着NMOSl及DM0S6的两个位置间的电位差设为基准电压而输出至输出端子nl。以下，也将由DM0S6与NMOSl构成的结构称为基本电`流通路21。DM0S5的栅极及源极也与输出端子nl连接。DM0S5的栅极也与DM0S5的源极连接并作为恒流源而工作。NM0S2的漏极与NMOSl的源极连接，NM0S2的源极被供给接地电位GND，NM0S2的栅极被输入使能信号EN (也称为导通信号)。NM0S2作为在使能信号EN是“H”电平(以下，称使能导通)时导通的开关而工作。以下，也将DM0S5及NM0S2统称为恒流供给电路。增强型POMS电场效应晶体管(以下，称PM0S) 7的源极与DM0S5的漏极连接，PM0S7的漏极被供给电源电位VDD，PM0S7的栅极被输入使能信号EN的反转信号(以下，称使能反转信号)ENB。PM0S7作为在使能反转信号ENB是“L”电平时导通的开关而工作。DM0S3的漏极与NMOSl的漏极连接，DM0S3的源极与NM0S4的漏极连接，DM0S3的栅极与输出端子nl连接。NM0S4的源极被供给接地电位GND，栅极被输入使能脉冲信号EN_A (也称为导通信号)。NM0S4作为在使能脉冲信号EN_A是“!1”电平时导通的开关而工作。以下，也将DM0S3称为迂回电流通路22。另外，也将DM0S3及NM0S4统称为定时补偿电路。另外，也将DM0S3称为基本耗尽型MOS晶体管，将DM0S6称为补偿耗尽型MOS晶体管。DM0S3作为用于从使能导通之后(以下，称过渡状态)直到将基准电压Vref上升到所需的恒定电压值的电阻而工作。另一方面，NMOSl发挥以下作用，在使能导通之后经过一定时间以后(以下，称稳定状态)，根据其导通电阻值的变化，将基准电压Vref维持在所需的恒定电压值。稳定状态中的基准电位Vref由DM0S6及NMOSl各自的通态电阻而确定。这里，在将DM0S6的导通电阻值设为Rtr3、将NMOSl的导通电阻值设为Rtrl、将流入DM0S6的漏极的电流值设为I的情况下，稳定状态中的基准电位为Vref=IX (Rtr3 + Rtrl)0在基准电位Vref上升的情况下，DM0S6及NMOSl各自的导通电阻值减小，其结果，基准电压Vref降低。另外，在基准电位Vref下降的情况下，DM0S6及NMOSl各自的导通电阻值增加，其结果，基准电位Vref上升。这样，通过根据输入至DM0S6及NMOSl各自的栅极的基准电位Vref的变动，使DM0S6及NMOSl各自的通态电阻增减，保持基准电位Vref不变。由基准电压Vref的一个电压值确定的DM0S3的导通电阻值与NMOSl的导通电阻值相同或者大体相同。一般，在耗尽型的NMOS的沟道长度与沟道宽度的比、和增强型NMOS的沟道长度与沟道宽度的比相同的情况下，耗尽型的NMOS导通电阻值比增强型NMOS的导通电阻值小。因此，DM0S3的沟道长度与沟道宽度的比小于NMOSl的沟道长度与沟道宽度的比。通过使这些导通电阻值相同或者大体相同，能够顺利地将基准电压Vref从过渡状态上升到稳定状态。下面，参照图1及图2，说明使能导通时的基准电压生成电路10的动作。在时刻Tl，使能信号EN从“L”电平向“H”电平切换，同时，使能反转信号ENB从“H”电本文档来自技高网...

【技术保护点】
一种基准电压生成电路，包括基本电流通路，其至少包括一对共用彼此的栅极电位及源漏电流的NMOS及DMOS；和恒流供给电路，其向所述基本电流通路供给恒流，并将夹着所述NMOS及DMOS的两个位置间的电位差设为基准电压，所述基准电压生成电路的特征在于，包括定时补偿电路，所述定时补偿电路包括根据导通信号形成迂回于所述NMOS的迂回电流通路的补偿DMOS。

【技术特征摘要】
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【专利技术属性】
技术研发人员：赤堀旭，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本;JP