【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种瞬态电压抑制二极管(transient voltage suppressing;TVS )的电路结构及其制造方法。尤其涉及一种使用沟槽隔离技术来制造垂 直瞬态电压抑制二极管阵列的改良的电路结构及其制造方法,用以解决闭锁 效应这一技术性上的困难。2、 先前技术传统技术中,对于瞬态电压抑制二极管(TVS)阵列结构的设计与制造 方法一直存在着一种技术性上的困难。该技术性的困难,也就是指在瞬态电 压抑制二极管阵列结构中的多个PN结二极管通常是使用标准的互补式金属 氧化物半导体(CMOS)制程步骤来形成在半导体衬底上,因此,往往会产生固 有的PNP寄生晶体管与NPN寄生晶体管。在静电放电(electrostatic discharge; ESD)的情况下或发生瞬态电压时,会有较大的电压施加于瞬态电压抑制二极 管阵列结构,寄生NPN晶体管或寄生PNP晶体管就会开启并触发闭锁 (latch-up)效应,而导致一种突然且猛烈的电压骤回(snapback)现象。这种突然且猛烈的骤回现象极有可能会对于系统的稳定性产生不可预期的影响甚 至造成损害。另外,在瞬态电压抑制二极管阵列结构中的寄生NPN晶体管或 寄生PNP晶体管的闭锁效应可能会进一步导致其它突如其然或不可预期的 电压-电流瞬态(transient)变化。然而,由瞬态电压抑制二极管阵列结构中 寄生NPN晶体管或寄生PNP晶体管的闭锁现象所造成的技术性难题却无法 轻易地获得解决。特别是,瞬态电压抑制二极管通常用于防止集成电路遭受突然的过电压 而产生损害。 一种集成电路被设计为在正常范围的电压下运行。 ...
【技术保护点】
一种瞬态电压抑制二极管(TVS)阵列结构,其包含: 若干个二极管,形成在一半导体衬底上,作为不同导电类型的若干个掺杂区域,用来构成若干个PN结;以及 一绝缘沟槽,设置在所述的二极管之间,用来隔离并防止寄生PNP晶体管或寄生NPN 晶体管在该半导体衬底上不同导电类型的掺杂区域之间所引发的闭锁效应。
【技术特征摘要】
【国外来华专利技术】US 2006-11-30 11/606,6021. 一种瞬态电压抑制二极管(TVS)阵列结构,其包含若干个二极管,形成在一半导体衬底上,作为不同导电类型的若干个掺杂区域,用来构成若干个PN结;以及一绝缘沟槽,设置在所述的二极管之间,用来隔离并防止寄生PNP晶体管或寄生NPN晶体管在该半导体衬底上不同导电类型的掺杂区域之间所引发的闭锁效应。2. 如权利要求1所述的瞬态电压抑制二极管阵列结构,其特征在于,所述的 PN结形成在所述的半导体衬底上,作为垂直PN结,该半导体衬底包含 的第一导电类型与第二导电类型的若干个电极分别连接到设置在半导体 衬底上表面的高电压与设置在半导体衬底下表面的低电压。3. 如权利要求1所述的瞬态电压抑制二极管阵列结构,进一步包含有至少二 个设置在所述绝缘沟槽之间的垂直堆栈PN结,所述PN结之间在该半导 体衬底上具有较大横向宽度,从而构成一齐纳二极管。4. 如权利要求3所述的瞬态电压抑制二极管阵列结构,其特征在于,所述的 齐纳二极管进一步被设置在其两侧的绝缘沟槽隔离,并使该齐纳二极管和 所述瞬态电压抑制二极管阵列结构中的其他二极管隔离,以此防止闭锁效 应的发生。5. 如权利要求1所述的瞬态电压抑制二极管阵列结构进一步包含至少二个 输入/输出(I/O)接触衬垫,每一输入/输出接触衬垫与二个PN结接触, 分别作为通过绝缘沟槽进行隔离的一高压侧二极管与一低压侧二极管,所 述的绝缘沟槽上覆盖着绝缘层,而所述的绝缘层上覆盖所述的输入/输出 接触衬垫。6. 如权利要求1所述的瞬态电压抑制二极管阵列结构,其特征在于,所述的半导体衬底进一步包含一N-型衬底,用以支撑一N-型外延层,其中所述 的PN结在该半导体衬底上形成垂直PN结,该半导体衬底具有一阳极与 一阴极,该阳极设置在半导体衬底下表面,连接到一高电压,该阴极设置 在半导体衬底上表面,连接到一低电压。7. 如权利要求6所述的瞬态电压抑制二极管阵列结构,其特征在于,所述的 半导体衬底进一步包含一 P-型体区,该P-型体区设置在该N-型外延层上 的二个绝缘沟槽之间,其中该体区进一步包围着一齐纳N-型掺杂区域, 而形成一垂直堆栈PN结,从而在所述的二个绝缘沟槽之间构成一齐纳二 极管。8. 如权利要求6所述的瞬态电压抑制二极管阵列结构,其特征在于,所述的 饿半导体衬底进一步包含一 P-型体区,该P-型体区设置在该N-型外延层 上的二个绝缘沟槽之间,其中该体区进一步包围着一N-型掺杂区域,从 而和该P-型体区形成一 PN结,用来作为所述瞬态电压抑制二极管阵列结 构的低压侧二极管。9. 一种瞬态电压抑制二极管(TVS)阵列结构,其设置在一半导体衬底上, 且该半导体衬底支撑着具有第一导电类型的外延层,其特征在于,所述的 瞬态电压抑制二极管阵列结构进一步包含开设在所述外延层上的若干个绝缘沟槽,且在外延层上的二个绝缘沟 槽之间具有一第二导电类型的体区;以及一齐纳掺杂区域,为第一导电类型,且位于所述的体区上,用来构成 一齐纳二极管,该齐纳二极管包含垂直堆栈PN结,用来负载一瞬态电流 以抑制一瞬态电压。10. 如权利要求9所述的瞬态电压抑制二极管阵列结构,其特征在于,所述的 齐纳二极管进一步被二个邻近该齐纳二极管设置的绝缘沟槽加以隔离,从 而使该齐纳二极管与该垂直瞬态电压抑制二极管阵列结构的另一二极管 相隔离,从而防止一闭锁效应的发生。11. 如权利要求9所述的瞬态电压抑制二极管阵列结构,其特征在于,所述的 体区进一步包含一第一导电类型的低压...
【专利技术属性】
技术研发人员:马督儿博德,
申请(专利权)人:万国半导体股份有限公司,
类型:发明
国别省市:BM[百慕大]
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