一种静电放电保护二极管制造技术

一种静电放电保护二极管，属于静电放电保护电路领域。本发明专利技术提供的静电放电保护二极管包括半导体衬底、第一导电类型的第一阱区、用于与第一阱区形成ＰＮ结的第二导电类型的第二阱区、用于形成所述二极管的电极的第一导电类型的第三阱区、浅沟槽隔离区以及设置于所述浅沟槽隔离区正上方的栅电极层。通过在浅沟槽隔离区的正上方设置栅电极层，控制栅电极层上的电压特性，使浅沟槽隔离区四周、特别是其正下方形成电阻率相对较低的导通沟道，从而使静电放电二极管的正向导通电阻大大降低，静电放电二极管的静电保护效果增加。

【技术实现步骤摘要】

本专利技术属于静电放电(Electro-Static Discharge ， ESD)保护电路 领域，具体涉及一种静电放电保护二极管。
技术介绍
,争电(Static Electricity)可以i兌无处不在，4壬-f可两个不同才才质的物 体摩擦，都有可能产生静电。当带有静电的物体，例如人体、测试机台等， 接触到IC的金属引脚时所产生的瞬间高压放电，会经由金属引脚影响内部 电路，所以经由静电放电所引起的损坏，可能造成电子系统的失效。静电放 电保护电路的主要功能是当有静电放电发生时，在静电放电的脉沖未到达内 部电路之前先行启动，以迅速地消除过高的电压，进而减少静电放电现象所 导致的破坏。习知静电放电保护电路常运用静电放电保护二极管保护内部电路，例 如，在内部M0S管的栅两端并联连4妄一个静电》文电保护二极管，^吏本来加在 栅上的静电电压通过静电放电保护二极管回路释放静电。图1所示为现有技术的静电放电保护二极管结构示意图。如图1所示， 该静电放电保护二极管10形成于半导体衬底110上，在半导体衬底110中 形成N型的第一阱区120，该第一阱区用于形成二极管；第一阱区120中形 成第二阱区130和第三阱区150;其中第二阱区130为P+掺杂形成，P型的第二阱区130与N型第一阱区120共同形成PN结二极管，同时第二阱区130 的高掺杂特性可以用作二极管的电极，因此其与二极管外部的阳极16 0连接； 其中第二阱区130为N+掺杂形成，其高掺杂特性可以用作二极管的电极，用 于与外部的阴极170连接；第一阱区120中还包括用于绝缘隔离第二阱区130 和第三阱区150的浅沟隔离缘(Shallow Trench Insulator, STI )区140， 从而能够避免二极管10的两端电极直接连接。二极管10作为ESD器件时， 一般只工作在正向导通情况，当阳极160上积累正电荷、阴极17Q积累负电 荷时，瞬间的静电高电压可以使二极管20导通，电流从阳极160，经由第二 阱区130、第一阱区120、第三阱区150至阴极170，静电荷可以得到瞬间释 放。在实际应用中，以静电放电保护二极管10用来保护MOS管为例，其阳 极160和阴极170是分别与MOS的栅的两端连接的，因此，通过静电》文电保 护二极管10的回路放电，避免了高压静电对MOS的栅的破坏，增强了芯片 的可靠性。但是，MOS的栅实际上是与静电放电保护二极管IO并联的，静电 放电保护二极管10静电释放时的放电速度以及其二极管正向导通压降影响 其静电保护的效果，放电速度与二极管正向导通压降又是与该二极管的正向 导通电阻息息相关，二极管的正向导通电阻越小，放电速度越快，二极管正 向导通压降越小，因此静电对MOS的栅的破坏的可能性越小。继续如图l所 示，静电放电保护二极管10在静电作用下正向导通时，由于第一阱区120 的掺杂浓度相对较低、以及STI区140的存在(图1中虚线所示为该二极管 正向导通时正向导通电阻的形成示意)，导致该二极管导通时的正向导通电 阻过大，影响了静电放电保护二极管IO的静电保护效果。该专利技术从降低静电放电保护二极管的正向导通电阻出发，对图l所示的 静电放电保护二极管结构进行了改进。
技术实现思路
本专利技术要解决的技术问题是，降低静电放电保护二极管的正向导通电阻。为解决上述技术问题，本专利技术提供的静电放电保护二极管，包括 半导体衬底；第一导电类型的第一阱区，设置于半导体衬底之上； 第二导电类型的第二阱区，设置于第一阱区的上表层，用于与第一 阱区形成PN结；第一导电类型的第三阱区，设置于第一阱区的上表层，用于形成所 述二极管的电极；浅沟槽隔离区，设置于第二阱区与第三阱区之间，用于防止所述第二阱区与第三阱区直接接触导通；栅电极层，设置于所述浅沟槽隔离区正上方。根据本专利技术提供的静电放电保护二极管，其中，所述浅沟槽隔离区的深 度分别大于第二阱区与第三阱区的深度、同时小于第一阱区的深度。所述栅 电极层为多晶硅栅电极层。在平行于半导体衬底上表面的截面，所述栅电极 层的图形面积小于浅沟槽隔离区的图形面积。作为较佳实施例，所述第一导电类型为N型，第二导电类型为P型；所 述第二辨区、栅电极层同时与产生静电正电荷的阳极电连接，所述第三阱区 与产生静电负电荷的阴极电连接；所述半导体衬底为P型半导体衬底；所述 第一阱区的半导体掺杂浓度范围为1017，—3—1019，,所述第二阱区的半导体 掺杂浓度范围为10"crn—3—10"cm—3,所述第三阱区的半导体掺杂浓度范围为1019cm—3—1021cm—3。作为另一实施例，所述第一导电类型为P型，第二导电类型为N型；所 述第二阱区、栅电极层都同时与产生静电负电荷的阴极电连接，所述第三阱 区与产生静电正电荷的阳极电连接；所述半导体衬底为N型半导体衬底；所 述第一阱区的半导体掺杂浓度范围为1017cnT3—1019cm—3，所述第二阱区的半导 体掺杂浓度范围为1019cm_3— 1021cm—3，所述第三阱区的半导体掺杂浓度范围为 1019cm_3—102W3。本专利技术的技术效果是，通过在浅沟槽隔离区的正上方增加栅电极层，控 制栅电极层上的电压特性，使浅沟槽隔离区四周、特别是其正下方形成电阻 率相对较低的导通沟道，从而使静电放电二极管的正向导通电阻大大降低， 静电放电二极管的静电保护效果增加。附图说明图l是现有技术的静电放电保护二极管结构示意图2是本专利技术所提供的静电放电保护二极管实施例剖面示意图3是图2所示静电放电保护二极管实施例的B-B截面示意图4是本专利技术所提供的静电放电保护二极管又一实施例剖面示意图5是图4所示静电放电保护二极管又一实施例的C-C截面示意图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面结合附图对本专利技术 作进一步的详细描述。图2所示为本专利技术所提供的静电放电保护二极管实施例剖面示意图，3所示为图2所示静电放电保护二极管实施例的B-B截面示意图。B-B截面 平行于半导体衬底的上表面。该实施例的静电放电保护二极管可以用于保护 MOS管栅氧化层，防止其被静电击穿，其具体应用范围不受本专利技术限制。如 图2图3所示，该静电放电保护二极管20包括半导体衬底210、第一阱区 220、第二阱区230、第三阱区250以及浅沟槽隔离区240。其中，第一阱区 220形成于半导体衬底210上，用于形成二极管，在该实施例中，半导体衬 底210为P型时，对半导体衬底210进行N型半导体掺杂，构图形成N型的 第一阱区220;图2和图3中只示意性地给出了半导体衬底的一部分，实际 上半导体衬底210上除形成静电放电保护二极管20外，还形成很多其它器 件。第二阱区230形成于笫一阱区220的上表层，可以通过构图对第一阱区 220进行P型半导体掺杂，形成P+区，第二阱区230的图形面积小于第一阱 区220的图形面积(如图3中所示)，第二阱区230的掺杂深度小于第一阱 区220的掺杂深度；因此，第二阱区230与第一阱区220形成P+ZN二极管， 第二阱区既用作二极管的P端、又用作形成二极管的正向电极。第三阱区250 形成于第一阱区220的上表层，可以通过构图对第一阱区220进行N型半导 体掺杂，形成N+区，因此第三阱区与第一阱区为同一导电类本文档来自技高网...

【技术保护点】
一种静电放电保护二极管，包括：　半导体衬底；　第一导电类型的第一阱区，设置于半导体衬底之上；　第二导电类型的第二阱区，设置于第一阱区的上表层，用于与第一阱区形成ＰＮ结；　第一导电类型的第三阱区，设置于第一阱区的上表层 ，用于形成所述二极管的电极；　浅沟槽隔离区，设置于第二阱区与第三阱区之间，用于防止所述第二阱区与第三阱区直接接触导通；　其特征在于，还包括设置于所述浅沟槽隔离区正上方的栅电极层。

【技术特征摘要】

【专利技术属性】
技术研发人员：黎坡，张拥华，周建华，彭树根，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]