【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求在韩国知识产权局于2018年7月6日提交的韩国专利申请No.10-2018-0078671和2018年11月2日提交的韩国专利申请No.10-2018-0133386的优先权,其公开内容通过引用整体并入本文。
本公开涉及一种半导体器件,更具体地,涉及一种包括使用铁电材料的具有负电容的负电容器的半导体器件。
技术介绍
在开发金属氧化物半导体场效应晶体管(MOSFET)之后,集成电路的集成度不断提高。例如,集成电路的集成度表明了每单位芯片面积的晶体管的总数每两年翻倍的趋势。为了增加集成电路的集成度,单个晶体管的尺寸不断减小。此外,出现了用于改善小型化晶体管性能的半导体技术。在这样的半导体技术中,可以存在改善栅极电容并减小漏电流的高K金属栅极(HKMG)技术,以及能够改善SCE(短沟道效应)的FinFET技术,在SCE中,沟道区的电势受漏极电压的影响。然而,与晶体管尺寸的小型化相比,晶体管的驱动电压的降低没有得到明显改善。结果,互补金属氧化物(CMOS)晶体管的功率密度呈指数增加。为了降低功率密度,必然需要降低驱动电压的功率。然而,因为硅基MOSFET具有基于热发射的物理操作特性,所以难以实现非常低的电源电压。由于这个原因,开发具有低于60mV/decade(被认为是常温下的亚阈值摆幅(SS)的物理极限)或更低的亚阈值摆幅的晶体管的必要性已经出现。
技术实现思路
根据本专利技术的示例性实施例,半导体器件包括衬底、衬底上的栅极结 ...
【技术保护点】
1.一种半导体器件,包括:/n衬底;/n栅极结构,其位于所述衬底上,所述栅极结构包括栅极间隔件和栅电极;以及/n第一导电连接组,其位于所述栅极结构上,所述第一导电连接组包括铁电材料层,/n其中,所述铁电材料层的至少一部分设置在所述栅极间隔件的上表面之上。/n
【技术特征摘要】
20180706 KR 10-2018-0078671;20181102 KR 10-2018-011.一种半导体器件,包括:
衬底;
栅极结构,其位于所述衬底上,所述栅极结构包括栅极间隔件和栅电极;以及
第一导电连接组,其位于所述栅极结构上,所述第一导电连接组包括铁电材料层,
其中,所述铁电材料层的至少一部分设置在所述栅极间隔件的上表面之上。
2.根据权利要求1所述的半导体器件,
其中,所述第一导电连接组与所述栅电极接触。
3.根据权利要求2所述的半导体器件,还包括:
源极/漏极区,其设置在与所述栅极结构的至少一侧相邻的区域上;以及
源极/漏极接触插塞,其连接到所述源极/漏极区,
其中所述第一导电连接组包括栅极接触插塞,并且
所述源极/漏极接触插塞的上表面位于与所述栅极接触插塞的上表面距离所述衬底的上表面的高度实质上相同的高度处。
4.根据权利要求1所述的半导体器件,
其中所述第一导电连接组包括与所述栅电极接触的栅极接触插塞。
5.根据权利要求4所述的半导体器件,
其中所述栅极接触插塞包括所述铁电材料层。
6.根据权利要求5所述的半导体器件,
其中,所述栅极接触插塞还包括阻挡导电层和填充导电层,并且
所述铁电材料层设置在所述阻挡导电层和所述填充导电层之间。
7.根据权利要求4所述的半导体器件,
其中,所述第一导电连接组还包括第一通孔插塞和第一层间布线,并且
所述第一通孔插塞与所述栅极接触插塞接触。
8.根据权利要求7所述的半导体器件,
其中,所述第一导电连接组还包括所述第一层间布线之上的第二通孔插塞和第二层间布线。
9.根据权利要求4所述的半导体器件,
其中,所述第一导电连接组还包括所述栅极接触插塞上的通孔插塞和层间布线,所述通孔插塞与所述栅极接触插塞接触,
所述通孔插塞包括第一填充导电层,并且
所述层间布线包括与所述第一填充导电层连接的第二填充导电层。
10.根据权利要求1所述的半导体器件,还包括:
源极/漏极区,其设置在所述衬底的与所述栅极结构的至少一侧相邻的区域中;以及
第二导电连接组,其连接到所述源极/漏极区,
其中所述第二导电连接组不包含铁电材料层。
11.一种半导体器件,包括:
衬底;
栅极结构,其包括所述衬底上的栅电极;
源极/漏极区,其设置在所述衬底的与所述栅极结构的至少一侧相邻的区域中;
第一导...
【专利技术属性】
技术研发人员:安国一,赵槿汇,河大元,河承锡,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:韩国;KR
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