包括恒定地控制感测操作的位线读出放大器的存储器装置制造方法及图纸

一种存储器装置包括存储器单元块、位线读出放大器块和控制电路，控制电路连接至排列在存储器单元块之间的一个或多个位线读出放大器块。控制电路将分别供应至驱动位线读出放大器的第一感测驱动电压线和第二感测驱动电压线的电流的水平控制为恒定。将从感测匹配控制电路输出的第一感测驱动控制信号和/或第二感测驱动控制信号提供至所有位线读出放大器块中的位线读出放大器，从而基于供应至第一感测驱动电压线和第二感测驱动电压线的恒定水平的电流恒定地驱动位线读出放大器。

【技术实现步骤摘要】
包括恒定地控制感测操作的位线读出放大器的存储器装置相关申请的交叉引用本申请要求于2017年9月27日在韩国知识产权局提交的韩国专利申请No.10-2017-0125412的优先权，该申请的公开以引用方式全文并入本文中。
本专利技术构思涉及一种存储器装置，并且更具体地说，涉及一种恒定地控制位线读出放大器的感测操作的方法和存储器装置。
技术介绍
动态随机存取存储器(DRAM)是一种随机存取半导体存储器，它将每位数据存储在存储器单元的单元电容器中。存储器单元连接至位线和互补位线。当在DRAM中执行读操作或刷新操作时，位线读出放大器对位线与互补位线之间的电压差进行感测和放大。由于工艺-电压-温度(PVT)变化，包括在位线读出放大器中的半导体器件彼此间可具有不同的特性，例如，不同的阈电压。因此，在位线读出放大器中可能发生增益变化，并且感测特性的分布可以增加。然而，当感测特性的分布增加时，DRAM的时序性能可变差。
技术实现思路
本专利技术构思的至少一个实施例提供了一种用于恒定地控制位线读出放大器的感测操作的方法和存储器装置。根据本专利技术构思的示例性实施例，提供了一种存储器装置，该存储器装置包括：多个存储器单元块，其包括多个存储器单元；多个位线读出放大器块，其排列在存储器单元块之间，并且包括执行用于感测和放大存储器单元的数据的感测操作的位线读出放大器；以及感测匹配控制电路，其连接至一个或多个位线读出放大器块，并且确定分别供应至第一感测驱动电压线和第二感测驱动电压线的电流的水平，其中，第一感测驱动电压线和第二感测驱动电压线连接至所述一个或多个位线读出放大器块的与感测匹配控制电路连接的位线读出放大器，其中，基于第一感测驱动电压线和第二感测驱动电压线的电流的水平来驱动所述一个或多个位线读出放大器块的位线读出放大器，通过感测匹配控制电路来确定电流的水平。根据本专利技术构思的示例性实施例，提供了一种存储器装置，该存储器装置包括：多个存储器单元块，其包括多个存储器单元；多个位线读出放大器块，其排列在存储器单元块之间，并且包括位线读出放大器，位线读出放大器执行去除与存储器单元连接的位线与互补位线之间的偏差电压的操作，并且感测和放大位线与互补位线之间的电压差；以及感测匹配控制电路，其连接至一个或多个位线读出放大器块，并且确定分别供应至第一感测驱动电压线和第二感测驱动电压线的电流的水平，其中，第一感测驱动电压线和第二感测驱动电压线连接至所述一个或多个位线读出放大器块的与感测匹配控制电路连接的位线读出放大器，其中，基于第一感测驱动电压线和第二感测驱动电压线的电流的水平来驱动一个或多个位线读出放大器块的位线读出放大器，所述电流的水平由感测匹配控制电路确定。根据本专利技术构思的示例性实施例，提供了一种控制连接在第一感测驱动电压线与第二感测驱动电压线之间的位线读出放大器和执行用于感测和放大存储器单元的数据的感测操作的方法，所述方法包括以下步骤：控制电路为连接至位线读出放大器的位线和互补位线预充电；将第一电流供应至第一内部电压线；所述控制电路将第一内部电压线的电压的电平与第一参考电压的电平进行比较；基于比较结果，当第一内部电压线的电压的电平与第一参考电压的电平彼此相等时，所述控制电路产生第一感测驱动控制信号；控制电路响应于第一感测驱动控制信号而确定供应至第一感测驱动电压线的电流的水平；以及控制电路基于第一感测驱动电压线的确定的电流水平来驱动位线读出放大器。根据本专利技术构思的示例性实施例，提供了一种存储器装置，该存储器装置包括：存储器单元；位线，其连接至存储器单元；互补位线，其连接至存储器单元；第一读出放大器，其连接在位线与互补位线之间，以供应高电平的在感测和放大存储器单元的数据的操作中放大的电压；第二读出放大器，其在位线与互补位线之间，以供应低电平的在感测和放大存储器单元的数据的操作中放大的电压；以及控制电路，其将第一恒定电压提供至第一读出放大器和将第二恒定电压提供至第二读出放大器。附图说明将从以下结合附图的详细描述中更清楚地理解本专利技术构思的实施例，其中：图1是根据本专利技术构思的示例性实施例的存储器装置的框图；图2是图1的存储器单元阵列和读出放大器块的详细示图；图3是包括在图2的位线读出放大器中的电路的图；图4是图3的位线读出放大器的操作的时序图；图5是根据本专利技术构思的示例性实施例的感测匹配控制电路的图；图6是根据本专利技术构思的示例性实施例的感测匹配控制电路的图；图7是根据本专利技术构思的示例性实施例的感测匹配控制电路的图；图8是用于描述根据本专利技术构思的示例性实施例的电压分配器的电路图；图9是根据本专利技术构思的示例性实施例的感测匹配控制电路的图；图10是根据本专利技术构思的示例性实施例的感测匹配控制电路的图；图11是根据本专利技术构思的示例性实施例的感测匹配控制电路的图；图12是包括在图2的位线读出放大器的另一示例中的电路的图；图13和图14是用于描述图12的位线读出放大器的操作的图；以及图15是根据本专利技术构思的示例性实施例的恒定地控制位线读出放大器的感测操作的方法的流程图。具体实施方式图1是根据本专利技术构思的示例性实施例的存储器装置100的框图。参照图1，存储器装置100可为基于半导体装置的存储装置。例如，存储器装置100可包括易失性存储器和非易失性存储器，所述易失性存储器诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、低功率DDRSDRAM(LPDDRSDRAM)、图形DDRSDRAM(GDDRSDRAM)、DDR2SDRAM、DDR3SDRAM、DDR4SDRAM、晶闸管RAM(TRAM)等，所述非易失性存储器诸如相变随机存取存储器(RAM)(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)等。存储器装置100从例如中央处理单元(CPU)或存储器控制器的外部装置接收命令CMD、地址ADDR和控制信号，并且可经数据线(datapad)DQ输入或输出数据。存储器装置100包括存储器单元阵列110、命令解码器112(例如，解码器电路)、控制逻辑(或控制逻辑单元)114(例如，逻辑电路)、地址缓冲器116(例如，存储装置)、行解码器117(例如，解码器电路)、列解码器118(例如，解码器电路)、读出放大器块(SA)120(例如，一个或多个读出放大器)、输入输出门控电路122以及数据输入输出(I/O)电路124。存储器单元阵列110可包括按照包括多行多列的矩阵形状设置的多个存储器单元。存储器单元阵列110可包括连接至存储器单元的多条字线WL和多条位线BL。所述多条字线WL可连接至存储器单元的行，并且所述多条位线BL可连接至存储器单元的列。命令解码器112可解码从CPU或存储器控制器接收的行地址选通信号/RAS、列地址选通信号/CAS、芯片选择信号/CS或者写使能信号/WE，从而可在控制逻辑114中产生对应于命令CMD的控制信号。命令CMD可包括激活命令、读命令、写命令或预充电命令。激活命令可用于选择特定分块或存储器单元，并激活特定行，以使其随后可被读或写。地址缓冲器116从CPU或存储器控制器接收地址ADDR。地址ADDR包括指明存储器单元阵列110的行的地址的行地址RA和指明存储器单元阵列110的列的地址本文档来自技高网...

【技术保护点】
1.一种存储器装置，包括：多个存储器单元块，其中每个存储器单元块包括多个存储器单元；多个位线读出放大器块，其排列在所述多个存储器单元块之间，并且包括执行用于感测和放大所述存储器单元的数据的感测操作的位线读出放大器；以及感测匹配控制电路，其连接至一个或多个位线读出放大器块，并且确定分别供应至第一感测驱动电压线和第二感测驱动电压线的电流的水平，其中，所述第一感测驱动电压线和所述第二感测驱动电压线连接至所述一个或多个位线读出放大器块的与所述感测匹配控制电路连接的位线读出放大器，其中，基于所述第一感测驱动电压线和所述第二感测驱动电压线的电流的水平来驱动所述一个或多个位线读出放大器块的位线读出放大器，所述电流的水平由所述感测匹配控制电路确定。

【技术特征摘要】
2017.09.27 KR 10-2017-01254121.一种存储器装置，包括：多个存储器单元块，其中每个存储器单元块包括多个存储器单元；多个位线读出放大器块，其排列在所述多个存储器单元块之间，并且包括执行用于感测和放大所述存储器单元的数据的感测操作的位线读出放大器；以及感测匹配控制电路，其连接至一个或多个位线读出放大器块，并且确定分别供应至第一感测驱动电压线和第二感测驱动电压线的电流的水平，其中，所述第一感测驱动电压线和所述第二感测驱动电压线连接至所述一个或多个位线读出放大器块的与所述感测匹配控制电路连接的位线读出放大器，其中，基于所述第一感测驱动电压线和所述第二感测驱动电压线的电流的水平来驱动所述一个或多个位线读出放大器块的位线读出放大器，所述电流的水平由所述感测匹配控制电路确定。2.根据权利要求1所述的存储器装置，其中，所述感测匹配控制电路包括电压分配器，所述电压分配器包括串联连接的电阻器和与所述电阻器并联连接的熔丝，其中所述电压分配器基于所述熔丝是否被切断来存储感测驱动控制信号，并且响应于所述感测驱动控制信号来确定分别供应至所述第一感测驱动电压线和所述第二感测驱动电压线的电流的水平。3.根据权利要求2所述的存储器装置，其中，所述感测匹配控制电路在所述位线读出放大器的感测操作之前将所述感测驱动控制信号存储在所述电压分配器中。4.根据权利要求3所述的存储器装置，其中，在制造所述存储器装置的处理中，将所述感测驱动控制信号存储在所述电压分配器中。5.根据权利要求1所述的存储器装置，其中，所述感测匹配控制电路包括：第一电流源，其连接至第一内部电压线；第一比较器，其将所述第一内部电压线的电压的电平与第一参考电压的电平进行比较，并且当所述第一内部电压线的电压的电平等于所述第一参考电压的电平时产生第一感测驱动控制信号；以及第一感测驱动电压驱动器，其响应于所述第一感测驱动控制信号而将所述第一内部电压线与所述第一感测驱动电压线连接，并且基于所述第一感测驱动电压线的确定的电流水平来驱动所述第一感测驱动电压线。6.根据权利要求5所述的存储器装置，其中，所述第一感测驱动电压驱动器包括NMOS晶体管，所述NMOS晶体管包括连接至提供所述第一感测驱动控制信号的节点的栅极，并且连接在所述第一内部电压线与所述第一感测驱动电压线之间。7.根据权利要求5所述的存储器装置，其中，所述第一感测驱动电压驱动器包括PMOS晶体管，所述PMOS晶体管包括连接至提供所述第一感测驱动控制信号的节点的栅极，并且连接在所述第一内部电压线与所述第一感测驱动电压线之间。8.根据权利要求1所述的存储器装置，其中，所述感测匹配控制电路包括：第一电流源，其连接至第一内部电压线；第一比较器，其将所述第一内部电压线的电压的电平与第一参考电压的电平进行比较，并且当所述第一内部电压线的电压的电平等于所述第一参考电压的电平时产生第一感测驱动控制信号；以及第一感测驱动电压驱动器，其响应于所述第一感测驱动控制信号而将所述第一内部电压线与所述第二感测驱动电压线连接，并且基于所述第二感测驱动电压线的确定的电流水平来驱动所述第二感测驱动电压线。9.根据权利要求8所述的存储器装置，其中，所述第一感测驱动电压驱动器包括NMOS晶体管，所述NMOS晶体管包括连接至提供所述第一感测驱动控制信号的节点的栅极，并且连接在所述第一内部电压线与所述第二感测驱动电压线之间。10.根据权利要求8所述的存储器装置，其中，所述第一感测驱动电压驱动器包括PMOS晶体管，所述PMOS晶体管包括连接至提供所述第一感测驱动控制信号的节点的栅极，并且连接在所述第一内部电压线与所述第二感测驱动电压线之间。11.根据权利要求1所述的存储器装置，其中，所述感测匹配控制电路包括：第一电流源，其连接至第一内部电压线；第一比较器，其将所述第一内部电压线的电压的电平与第一参考电压的电平进行比较，并且当所述第一内部电压线的电压的电平等于所述第一参考电压的电平时产生第一感测驱动控制信号；第一感测驱动电压驱动器，其响应于所述第一感测驱动控制信号而将所述第一内部电压线与所述第一感测驱动电压线连接，并且基于所述第一感测驱动电压线的确定的电流水平来驱动所述第一感测驱动电压线；第二电流源，其连接至第二内部电压线；第二比较器，其将所述第二内部电压线的电压的电平与第二参考电压的电平进行比较，并且当所述第二内部电压线的电压的电平等于所述第二参考电压的电平时产生第二感测驱动控制信号；以及第二感测驱动电压驱动器，其响应于所述第二感测驱动控制信号而将所述第二内部电压线与所述第二感测驱动电压线连接，并且基于所述第二感测驱动电压线的确定的电流水平来驱动所述第二感测驱动电压线。12.根据权利要求11所述的存储器装置，其中，所述第一感测驱动电压驱动器包括第一NMOS晶体管，所述第一NMOS晶体管包括连接至提供所述第一感测驱动控制信号的节点的栅极，并且连接在所述第一内部电压线与所述第一感测驱动电压线之间，并且所述第二感测驱动电压驱动器包括第二NMOS晶体管，所述第二NMOS晶体管包括连接至提供所述第二感测驱动控制信号的节点的栅极，并且连接在所述第二内部电压线与所述第二感测驱动电压线之间。13.根据权利要求11所述的存储器装置，其中，所述第一感测驱动电压驱动器包括第一PMOS晶体管，所述第一PMOS晶体管包括连接至提供所述第一感测驱动控制信号的节点...

【专利技术属性】
技术研发人员：李玟洙，金宗哲，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR