半导体存储装置制造方法及图纸

本发明专利技术的半导体存储装置包括：感测放大器，连接于位线，从存储器元件读出数据；第1开关元件，连接于第1电源电压与感测放大器的第1电源中间节点之间，在感测放大器驱动时导通；第2开关元件，连接于第2电源电压与感测放大器的第2电源中间节点之间，在感测放大器驱动时导通；以及均衡器电路，使第1及第2电源中间节点均衡于均衡电压，该均衡电压是第1电源中间节点的最大值与第2电源中间节点的最小值之间的半值电平，该半导体存储装置包括连接于位线且基于测试信号将所述位线的电压控制在规定的电压值。

【技术实现步骤摘要】
半导体存储装置
本专利技术例如涉及一种同步动态随机存取存储器(SynchronousDynamicRandomAccessMemory，SDRAM)等半导体存储装置。
技术介绍
图1是表示现有SDRAM的存储器电路的结构例的电路图，图2是表示图1的存储器电路的动作的时序图(timingchart)。图1中，现有的存储器电路包含：用以存储规定的数据值的存储单元(memorycell)MC1、MC2；以及感测放大器(senseamplifier)11、12，其分别经由各一对位线(bitline)BLT0、BLB0、BLT1、BLB1连接于所述存储单元MC1、MC2，并从存储单元MC1、MC2感测数据。图1中，存储单元MC1包括构成存储器元件的存储器电容器(memorycapacitor)Ccell1以及选择用金属氧化物半导体(MetalOxideSemiconductor，MOS)晶体管(transistor)Q21。存储器电容器Ccell1的一端经由储存节点(storagenode)Ns1连接于MOS晶体管Q21的源极(source)，其另一端连接于规定的电压VCP。MOS晶体管Q21的栅极(gate)连接于字线(wordline)WL，其漏极(drain)例如连接于位线BLB0。而且，存储单元MC2包括构成存储器元件的存储器电容器Ccell2以及选择用MOS晶体管Q22。存储器电容器Ccell2的一端经由储存节点Ns2连接于MOS晶体管Q22的源极，其另一端连接于规定的电压VCP。MOS晶体管Q22的栅极连接于字线WL，其漏极例如连接于位线BLB1。此处，在SDRAM的存储器电路中，多个存储单元MC1、MC2在字线WL的方向以及位线BLT0、BLB0、BLT1、BLB1、…的方向上配置成格子形状。感测放大器11是以包含MOS晶体管Q1、Q2的第1CMOS反相器(inverter)与包含MOS晶体管Q3、Q4的第2CMOS反相器构成正反馈回路的触发器(flip-flop)的方式连接而成。MOS晶体管Q1、Q3的各源极连接于电源中间节点P1，电源中间节点P1经由作为开关元件的MOS晶体管Q5连接于阵列(array)电压VARAY，此开关元件是以感测驱动信号/ACT来导通或断开。而且，MOS晶体管Q2、Q4的各源极连接于电源中间节点P2，电源中间节点P2经由作为开关元件的MOS晶体管Q6而接地于接地电位VSS，此开关元件是以感测驱动信号ACT(感测驱动信号/ACT的反相信号)来导通或断开。感测放大器12是以包含MOS晶体管Q11、Q12的第3CMOS反相器与包含MOS晶体管Q13、Q14的第4CMOS反相器构成正反馈回路的触发器的方式连接而成。MOS晶体管Q11、Q13的各源极连接于电源中间节点P11，电源中间节点P11经由作为开关元件的MOS晶体管Q15连接于阵列电压VARAY，此开关元件是以感测驱动信号/ACT来导通或断开。而且，MOS晶体管Q12、Q14的各源极连接于电源中间节点P12，电源中间节点P12经由作为开关元件的MOS晶体管Q16而接地于接地电位VSS，此开关元件是以感测驱动信号ACT(感测驱动信号/ACT的反相信号)来导通或断开。进而，感测放大器11具备均衡器(equalizer)电路21，该均衡器电路21包含MOS晶体管Q31～Q33，在待命(standby)时，基于均衡信号VEQ，将位线、BLT0、BLB0均衡为阵列电压VARAY的半值电压VBL(以下称作均衡电压VBL)。而且，感测放大器12具备均衡器电路22，该均衡器电路22包含MOS晶体管Q34～Q36，在待命时，基于均衡信号VEQ，将位线、BLT1、BLB1均衡为均衡电压VBL。所述电压VBL例如经由半导体集成电路上的触点(contact)10连接于各均衡器电路21、22。此处，感测放大器11是在MOS晶体管Q5、Q6、Q15、Q16基于感测驱动信号ACT、/ACT而导通时驱动。在以上述方式构成的感测放大器电路中，在均衡状态被解除的时刻(VEQ＝L电平)之后，通过字线电压VWL将选择用MOS晶体管Q21、Q22导通以选择存储单元MC1、MC2，而将与存储器电容器Ccell1、Ccell2的数据值对应的储存节点Ns1、Ns2的电压Vs1、Vs2经由MOS晶体管Q21、Q22传播至例如位线BLB0、BLB1，随后，使MOS晶体管Q5、Q6、Q15、Q16导通以启动感测放大器11、12，从而感测放大器11、12分别对传播至位线BLB0、BLB1的数据值的位线电压VBLB、VBLT进行放大。[现有技术文献]专利文献：专利文献1：日本专利特开2001-344995号公报专利文献2：美国专利第6556491号说明书专利文献3：日本专利特开2007-188556号公报专利文献4：美国专利第7443748号说明书专利文献5：日本专利特开平11-288600号公报
技术实现思路
[专利技术所要解决的课题]近来，为了大容量化与成本降低而缩小晶片尺寸(chipsize)，用于
技术介绍
中所介绍的均衡电路的晶体管也进行微型化，连接于均衡电压VBL的触点10未正常连接的情况(以下称作故障状态)大量发生。此时，如图2所示，若位线的均衡时间(即，图2的预充电时间tRP)变长，则会发生下述情况：由于缺乏均衡电压VBL的供给而因自然放电引起的位线电平的下降造成的ΔV的变动，而发生读取不良的情况。此时存在下述问题：由于因自然放电引起的电平变动是起因，因此需要长时间的等待时间，且需要大量时间来筛选(screening)该不良状况。本专利技术的目的在于解决以上的问题，而提供一种半导体存储装置，所述半导体存储装置可相比现有技术在短时间检测出例如因连接于均衡电压VBL的触点10未正常连接的故障状态所引起的均衡电压VBL的不良状况。[解决课题的手段]根据本专利技术实施例的半导体存储装置，其包括：感测放大器，连接于位线，从存储器元件读出数据；第1开关元件，连接于规定的第1电源电压与所述感测放大器的第1电源中间节点之间，在所述感测放大器驱动时导通；第2开关元件，连接于规定的第2电源电压与所述感测放大器的第2电源中间节点之间，在所述感测放大器驱动时导通；以及均衡器电路，基于均衡信号来使所述第1电源中间节点及第2电源中间节点均衡于均衡电压，所述均衡电压是所述第1电源中间节点的最大值与所述第2电源中间节点的最小值之间的半值电平，所述半导体存储装置的特征在于包括：控制电路，所述控制电路是连接于所述位线的控制电路，且基于测试信号将所述位线的电压控制在规定的电压值。而且，其特征在于，在所述半导体存储装置中，所述规定的电压值为接地电位，所述控制电路将所述位线的电压下拉(pulldown)至接地电位。进而，其特征在于，在所述半导体存储装置中，所述规定的电压值为规定的电源电压，所述控制电路将所述位线的电压上拉(pullup)至规定的电源电压。而且，进而其特征在于，在所述半导体存储装置中，所述规定的电压值为接地电位与规定的电源电压，由所述控制电路进行控制，以将多个位线中属于第1群组(group)的位线的电压下拉至接地电位，且将所述多个位线中的属于第2群组的位线的电压上拉至电源电压。而且，其特征在于，在所述本文档来自技高网...

【技术保护点】
一种半导体存储装置，包括：感测放大器，连接于位线，从存储器元件读出数据；第一开关元件，连接于规定的第一电源电压与所述感测放大器的第一电源中间节点之间，在所述感测放大器驱动时导通；第二开关元件，连接于规定的第二电源电压与所述感测放大器的第二电源中间节点之间，在所述感测放大器驱动时导通；以及均衡器电路，基于均衡信号来使所述第一电源中间节点及第二电源中间节点均衡于均衡电压，所述均衡电压是所述第一电源中间节点的最大值与所述第二电源中间节点的最小值之间的半值电平，所述半导体存储装置的特征在于包括：控制电路，连接于所述位线，且基于测试信号将所述位线的电压控制在规定的电压值。

【技术特征摘要】
2016.10.28 JP 2016-2117751.一种半导体存储装置，包括：感测放大器，连接于位线，从存储器元件读出数据；第一开关元件，连接于规定的第一电源电压与所述感测放大器的第一电源中间节点之间，在所述感测放大器驱动时导通；第二开关元件，连接于规定的第二电源电压与所述感测放大器的第二电源中间节点之间，在所述感测放大器驱动时导通；以及均衡器电路，基于均衡信号来使所述第一电源中间节点及第二电源中间节点均衡于均衡电压，所述均衡电压是所述第一电源中间节点的最大值与所述第二电源中间节点的最小值之间的半值电平，所述半导体存储装置的特征在于包括：控制电路，连接于所述位线，且基于测试信号将所述位线的电压控制在规定的电压值。2.如...

【专利技术属性】
技术研发人员：仓盛文章，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾,71