包含缓冲器电路的半导体装置制造方法及图纸

本发明专利技术揭示一种装置，其包含：电力供应线；输出端子；电路，其经配置以对第一信号及第二信号执行逻辑运算来产生第三信号；第一晶体管；第二晶体管及第三晶体管。所述第一晶体管耦合在所述电力供应线与所述输出端子之间且包含供应有所述第三信号的控制栅极。所述第二晶体管及所述第三晶体管串联耦合在所述电力供应线与所述输出端子之间。所述第二晶体管包含供应有所述第一信号的控制栅极且所述第三晶体管包含供应有不同于所述第一信号、所述第二信号及所述第三信号中的每一者的第四信号的控制栅极。

【技术实现步骤摘要】
【国外来华专利技术】包含缓冲器电路的半导体装置相关申请案的交叉参考本申请案是基于2016年6月1日申请的第2016-109861号日本专利申请案且主张所述专利申请案的优先权利，所述专利申请案的全部内容以引用方式并入本文中。
技术介绍
本专利技术涉及一种半导体装置，且特定来说，涉及一种具有包括彼此并联连接的多个输出驱动器的缓冲器电路的半导体装置。如第6208168号美国专利及第7961001号美国专利中所揭示，用于驱动输出端子的缓冲器电路包括彼此并联连接的多个输出驱动器。这种配置可通过选择基于阻抗码激活的输出驱动器来精细调整从输出端子输出的信号的阻抗。
技术实现思路
根据本专利技术的实施例的实例设备可为一种装置，其包括：电力供应线；输出端子；电路；第一晶体管，其耦合在所述电力供应线与所述输出端子之间；及第二晶体管及第三晶体管，其串联耦合在所述电力供应线与所述输出端子之间。所述电路可对第一信号及第二信号执行逻辑运算来提供第三信号。所述第一晶体管可包含接收所述第三信号的控制栅极。所述第二晶体管可包含接收所述第一信号的控制栅极。所述第三晶体管可包括接收不同于所述第一信号、所述第二信号及所述第三信号中的每一者的第四信号的控制栅极。根据本专利技术的实施例的另一实例设备可为一种装置，其包括：输出端子；校准电路，其可提供阻抗码；电路，其可基于数据信号及所述阻抗码来提供控制信号；及输出缓冲器。所述输出缓冲器可响应于包括可接收所述控制信号的控制栅极的第一晶体管而驱动所述输出端子。所述输出缓冲器可响应于包括可接收所述数据信号的控制栅极的第二晶体管及包括可接收所述阻抗码的控制栅极的第三晶体管的组合而进一步驱动所述输出端子，所述第二晶体管及所述第三晶体管彼此串联耦合。根据本专利技术的实施例的另一实例设备可为一种装置，其包括：电力供应线；输出端子；第一晶体管、第二晶体管及第三晶体管，其串联提供在所述电力供应线与所述输出端子之间。所述第一晶体管可包括可接收数据信号的控制栅极。所述第二晶体管可包括可接收阻抗码的控制栅极。所述第三晶体管可包括可接收固定电压电位的控制栅极。附图说明图1是用于解释半导体装置的输出电路的配置的框图。图2展示上拉输出缓冲器及下拉输出缓冲器3N的电路图。图3展示根据现有技术的下拉单元的电路图。图4展示根据现有技术的ZQ选择器的电路图。图5展示根据现有技术的ZQ选择器的电路图。图6展示根据第一实施例的下拉单元的电路图。图7展示根据第一实施例的ZQ选择器的电路图。图8是展示根据图3及图5中所展示的现有技术的电路的一般化电路的视图。图9是展示根据图6及图7中所展示的实施例的电路的一般化电路的视图。图10是用于解释源自第一实施例的效应的图表。图11展示根据第二实施例的下拉单元的电路图。图12展示根据第二实施例的ZQ选择器的电路图。图13是展示根据图11及图12中所展示的实施例的电路的一般化电路的视图。图14是用于解释源自第二实施例的效应的图表。图15展示根据第三实施例的上拉单元的电路图。图16是用于解释半导体装置的整体配置的框图。具体实施方式将在下文参考附图来详细解释本专利技术的各种实施例。下文详细描述参考通过说明的方式来展示其中可实践本专利技术的特定方面及实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践本专利技术。可利用其它实施例，且可在不背离本专利技术的范围的情况下作出结构、逻辑及电性改变。本文中所揭示的各种实施例不一定相互排斥，这是因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新实施例。图1是用于解释半导体装置的输出电路的配置的框图。图1中所展示的输出电路是用于驱动充当输出端子的DQ垫4的电路。上拉输出缓冲器3P及下拉输出缓冲器3N连接到DQ垫4。如图2中所展示，上拉输出缓冲器3P包括彼此并联连接的多个上拉单元11、12、13...1n。下拉缓冲器3N包括彼此并联连接的多个下拉单元21、22、23...2n。上拉单元11、12、13、...1n彼此并联连接在被供应电力供应电位VDDQ的电力供应线V2与DQ垫4之间。下拉单元21、22、23...2n彼此并联连接在被供应接地电位VSSQ的电力供应线V1与DQ垫4之间。可将上拉单元11、12、13...1n的阻抗设置成彼此相同或可加权其至少一个部分。可以相同方式将下拉单元21、22、23...2n的阻抗设置成彼此相同或可加权其至少一个部分。如稍后将详细描述，这些上拉单元11、12、13、...、1n及下拉单元21、22、23...2n中的每一者具有其中多个输出驱动器彼此并联连接的配置。由位于前一级的ZQ选择器2P及2N激活所述输出驱动器中的每一者。ZQ选择器2P通过控制上拉输出缓冲器3P来调整上拉单元11、12、13...1n的阻抗。ZQ选择器2N通过控制下拉输出缓冲器3N来调整下拉单元21、22、23...2n的阻抗。ZQ选择器2P基于从校准电路5供应的阻抗码ZQP来实行阻抗调整。由ZQ选择器2N基于从校准电路5供应的阻抗码ZQN来实行阻抗调整。校准电路5(其连接到ZQ垫6)响应于校准命令而通过参考ZQ垫6的阻抗来生成阻抗码ZQP及ZQN。驱动器强度选择器1P及1N分别提供在ZQ选择器2P及2N的前级。驱动器强度选择器1P是用于选择应激活哪个上拉单元11、12、13...1n(应激活多少单元)的电路。驱动器强度选择器1N是用于选择应激活哪个下拉单元21、22、23...2n(应激活多少单元)的电路。基于从模式寄存器7供应的模式信号MD来选择驱动器强度选择器1P或1N。可通过用户的操作来重写模式寄存器7的设置内容；因此，可通过所期望驱动器强度来操作上拉输出缓冲器3P及下拉输出缓冲器3N。将指示要从DQ垫4输出的数据的逻辑电平的内部数据DATA供应到驱动器强度选择器1P及1N。图16是用于解释根据本实施例的半导体装置的整体配置的框图。如图16中所展示，除上述DQ垫4及ZQ垫6之外，半导体装置100包括作为外部端子的CA垫8。CA垫8是从外部输入命令地址信号的外部端子。通过命令地址输入块101将输入到CA垫8的命令地址信号供应到命令地址控制电路102。命令地址控制电路102将命令地址信号的行地址供应到行解码器103，且将命令地址信号的列地址供应到列解码器104。此外，将包括在命令地址信号CA中的模式信号供应到模式寄存器7。半导体装置100包括存储器单元阵列105。存储器单元阵列105包括多个字线WL及多个位线BL，其中存储器单元MC布置在这些线的相应交叉点处。由行解码器103选择字线WL，且由列解码器104选择位线BL。由行解码器103及列解码器104选择的存储器单元MC电连接到输入/输出电路块106。输入/输出电路块106包括上述驱动器强度选择器1P及1N以及ZQ选择器2P及2N，及上拉输出缓冲器3P及下拉输出缓冲器3N。接着，下文描述将论述ZQ选择器2N及下拉单元21的电路配置。在这种情况中，在解释本实施例的ZQ选择器2N及下拉单元21的电路配置之前，将解释根据现有技术的ZQ选择器2N及下拉单元21的电路配置。图3展示根据现有技术的下拉单元21的电路图。图3中的下拉单元21具有其中多个输出驱动器30到36彼此并联连接的配置。输出驱动器30到35是其中以2次幂加权阻抗且分别由从ZQ选择本文档来自技高网...

【技术保护点】
1.一种装置，其包括：电力供应线；输出端子；电路，其经配置以对第一信号及第二信号执行逻辑运算来提供第三信号；第一晶体管，其耦合在所述电力供应线与所述输出端子之间，所述第一晶体管包含经配置以接收所述第三信号的控制栅极；及第二晶体管及第三晶体管，其串联耦合在所述电力供应线与所述输出端子之间，所述第二晶体管包含经配置以接收所述第一信号的控制栅极，所述第三晶体管包含经配置以接收不同于所述第一信号、所述第二信号及所述第三信号中的每一者的第四信号的控制栅极。

【技术特征摘要】
【国外来华专利技术】2016.06.01 JP 2016-109861;2016.07.26 US 15/220,3101.一种装置，其包括：电力供应线；输出端子；电路，其经配置以对第一信号及第二信号执行逻辑运算来提供第三信号；第一晶体管，其耦合在所述电力供应线与所述输出端子之间，所述第一晶体管包含经配置以接收所述第三信号的控制栅极；及第二晶体管及第三晶体管，其串联耦合在所述电力供应线与所述输出端子之间，所述第二晶体管包含经配置以接收所述第一信号的控制栅极，所述第三晶体管包含经配置以接收不同于所述第一信号、所述第二信号及所述第三信号中的每一者的第四信号的控制栅极。2.根据权利要求1所述的装置，其进一步包括：第四晶体管，其耦合在所述电力供应线与所述输出端子之间使得所述第二晶体管、所述第三晶体管及所述第四晶体管彼此串联耦合，其中所述第四晶体管包含经配置以接收固定电压电位的控制栅极。3.根据权利要求2所述的装置，其进一步包括：第五晶体管，其耦合在所述电力供应线与所述输出端子之间使得所述第一晶体管及所述第五晶体管彼此并联耦合，其中所述第五晶体管包含经配置以接收所述第三信号的控制栅极。4.根据权利要求1所述的装置，其进一步包括：第四晶体管及第五晶体管，其串联耦合在所述电力供应线与所述输出端子之间；及第六晶体管及第七晶体管，其串联耦合在所述电力供应线与所述输出端子之间，其中所述第四晶体管及所述第六晶体管中的每一者包含经配置以接收所述第一信号的控制栅极，其中所述第五晶体管及所述第七晶体管中的每一者包含经配置以接收不同于所述第一信号到所述第四信号的第五信号的控制栅极。5.根据权利要求1所述的装置，其中所述第一晶体管到所述第三晶体管具有基本上相同大小。6.根据权利要求1所述的装置，其中所述第二信号及所述第四信号表示阻抗码。7.根据权利要求1所述的装置，其进一步包括：电容式元件，其提供在逻辑电路与第一输出驱动器之间的线上。8.一种装置，其包括：输出端子；校准电路，其经配置以提供阻抗码；电路，其经配置以基于数据信号及所述阻抗码来提供控制信号；及输出缓冲器，其经配置以响应于包括经配置以接收所述控制信号的控制栅极的第一晶体管而驱动所述输出端子，所述输出缓冲器进一步经配置以响应于包含经配置以接收所述数据信号的控制栅极的第二晶体管及包括经配置以接收所述阻抗码的控制栅极的第三晶体管的组合而驱动所述输出端子，所述第二晶体管及所述第三晶体管彼此串联耦合。9.根据权利要求8所述的装置，其中所述第二晶体管及所述第三晶体管串联提供在所述输出端子与电力...

【专利技术属性】
技术研发人员：新井鉄也，塚田修一，谷口淳纪，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US