半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法。该制作半导体元件的方法包括，首先形成一第一凹槽于一基底内，然后形成一第一浅沟隔离于第一凹槽内并同时形成一第二凹槽于第一凹槽旁，其中浅沟隔离包含一上半部以及一下半部且上半部上表面切齐或高于第二凹槽下表面，之后再形成一导电层于第一凹槽及第二凹槽内以形成第一栅极结构与第二栅极结构。

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种制作动态随机存取存储器(DynamicRandomAccessMemory,DRAM)元件的方法。
技术介绍
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
技术实现思路
本专利技术一实施例公开一种制作半导体元件的方法。首先形成一第一凹槽于一基底内，然后形成一第一浅沟隔离于第一凹槽内并同时形成一第二凹槽于第一凹槽旁，其中浅沟隔离包含一上半部以及一下半部且上半部上表面切齐或高于第二凹槽下表面，之后再形成一导电层于第一凹槽及第二凹槽内以形成第一栅极结构与第二栅极结构。本专利技术另一实施例公开一种半导体元件，其主要包含一第一栅极结构设于一基底内、一第二栅极结构设于第一栅极结构旁的基底内以及一浅沟隔离设于第一栅极结构下方，其中浅沟隔离包含一上半部以及一下半部且上半部上表面切齐或高于第二栅极结构下表面。本专利技术又一实施例公开一种半导体元件，其包含一浅沟隔离设于一基底内，浅沟隔离又包含一下半部以及一上半部设于下半部上方，其中上半部上表面切齐或高于基底上表面且下半部上表面低于基底上表面。附图说明图1至图5为本专利技术优选实施例制作一动态随机存取存储器元件的方法示意图。主要元件符号说明10动态随机存取存储器元件12位线14字符线16基底18主动区20存储器区22栅极24浅沟绝缘26第一凹槽28第二凹槽30上半部32下半部34衬垫层36介电层38功函数金属层40导电层42第一栅极结构44第二栅极结构46硬掩模具体实施方式请参照图1至图5，图1至图5为本专利技术优选实施例制作一动态随机存取存储器元件的方法示意图，其中图1为俯视图，图2显示图1中沿着切线AA’的剖视图，图3显示图1中沿着切线BB’的剖视图，图4为接续图2的制作工艺示意图，图5为接续图3的制作工艺示意图。本实施例是提供一存储器元件，例如是具备凹入式栅极的动态随机存取存储器元件10，其包含有至少一晶体管元件(图未示)以及至少一电容结构(图未示)，以作为DRAM阵列中的最小组成单元并接收来自于位线12及字符线14的电压信号。如图1所示，动态随机存取存储器元件10包含一基底16，例如一由硅所构成的半导体基底，然后于基底16内形成有至少一浅沟绝缘24，以于基底16上定义出多个主动区(activearea,AA)18。此外，基底16上还定义有一存储器区20以及一周边区(图未示)。其中，动态随机存取存储器元件10的多个字符线(wordline,WL)14与多个位线(bitline,BL)12较佳形成于存储器区20的基底16上而其他的主动元件等(未绘示)则可形成在周边区。需注意的是，为简化说明，本专利技术的图1仅绘示出位于存储器区20的元件上视图并省略了位于周边区的元件。在本实施例中，各主动区18例如是相互平行地朝向一第一方向延伸，而字符线14或多条栅极22是形成在基底16内并穿越各主动区18及浅沟绝缘24。具体来说，各栅极22是沿着不同于第一方向的一第二方向，例如Y方向延伸，且第二方向与第一方向相交并小于90度。另一方面，位线12是相互平行地形成在基底16上沿着一第三方向，例如X方向延伸，并同样横跨各主动区18及浅沟绝缘24。其中，第三方向同样是不同于第一方向，并且较佳是与第二方向垂直。也就是说，第一方向、第二方向及第三方向彼此都不同，且第一方向与第二方向及第三方向都不垂直。此外，字符线14两侧的主动区18内较佳设有接触插塞，例如包括位线接触插塞(bitlinecontact,BLC)(图未示)来电连接至各晶体管元件的源极/漏极区域(图未示)以及存储节点(storagenode)接触插塞(图未示)来电连接一电容。以下针对字符线14(或又称埋藏式字符线)的制作进行说明。首先如图2与图3所示，先于基底16内形成第一凹槽26，然后形成浅沟隔离24于第一凹槽26内以及一第二凹槽28于第一凹槽26旁，其中浅沟隔离24包含一上半部30以及一下半部32且上半部30上表面切齐或高于第二凹槽28下表面。更具体而言，本专利技术形成浅沟隔离24的方法可先于第一凹槽26形成后依序形成一衬垫层34以及一介电层36于第一凹槽26内，然后形成一图案化掩模(图未示)于基底16上暴露第一凹槽26与第一凹槽26旁的部分基底16表面，再以图案化掩模为掩模利用蚀刻制作工艺去除第一凹槽26内的部分衬垫层34与部分介电层36，并同时去除第一凹槽26旁的部分基底16以形成第二凹槽28，其中蚀刻制作工艺后所剩余的介电层36即形成浅沟隔离24的上半部30而剩余的衬垫层34即形成浅沟隔离24的下半部32。在本实施例中，衬垫层34与介电层36较佳包含不同材料，例如本实施例的衬垫层34较佳包含氧化硅而介电层36包含氮化硅。另外蚀刻制作工艺的蚀刻剂较佳选自由氟甲烷(CH3F)以及氧气所构成的群组，且本实施例以此配方去除部分衬垫层34与部分介电层36的时候氧化硅所构成的衬垫层34与氮化硅所构成的介电层36之间的蚀刻选择比较佳控制约20比1。换句话说，本专利技术较佳在进行前述蚀刻制作工艺时去除大部分的衬垫层34与小部分的介电层36，使剩余的介电层36或浅沟隔离24上半部30上表面切齐或略高于旁边的第二凹槽28底部。另外需注意的是，虽然本实施例中上半部30上表面呈现约略圆弧状，且圆弧状的上半部30上表面无论顶点或两侧的二谷点均切齐或高于旁边第二凹槽28底部，但不局限于此，依据本专利技术一实施例，又可于去除部分衬垫层34与部分介电层36时调整蚀刻制作工艺的参数，使剩余的介电层36或上半部30上表面呈现平坦表面，且平坦表面高于或切齐第二凹槽28底部。此实施例也属本专利技术所涵盖的范围。随后如图4与图5所示，可选择性进行一现场蒸气成长(in-situsteamgeneration,ISSG)制作工艺以形成一栅极介电层(图未示)于第一凹槽26与第二凹槽28内，并再沉积一功函数金属层38以及一导电层40于栅极介电层上。接着进行一回蚀刻制作工艺去除部分导电层40与部分功函数金属层38，使剩余的导电层40与功函数金属层38略低于基底16上表面以形成第一栅极结构42于第一凹槽26内以及第二栅极结构44于第二凹槽28内。之后再形成一硬掩模46于第一栅极结构42与第二栅极结构44上方，并使硬掩模46上表面切齐基底12上表面。在本实施例中，栅极介电层较佳包含氧化硅或可依据制作工艺需求包含高介电常数介电层，其中高介电常数介电层可包含介电常数大于4的介电材料，例如选自氧化铪(hafniumoxide，HfO2)、硅酸铪氧化合物(hafniumsiliconoxide,HfSiO4)、硅酸铪氮氧化合物(ha本文档来自技高网...

【技术保护点】
1.一种制作半导体元件的方法，包括：形成一第一凹槽于一基底内；形成一第一浅沟隔离于该第一凹槽内以及一第二凹槽于该第一凹槽旁，其中该浅沟隔离包含一上半部以及一下半部且该上半部上表面切齐或高于该第二凹槽下表面；以及形成一导电层于该第一凹槽及该第二凹槽内以形成第一栅极结构以及第二栅极结构。

【技术特征摘要】
1.一种制作半导体元件的方法，包括：形成一第一凹槽于一基底内；形成一第一浅沟隔离于该第一凹槽内以及一第二凹槽于该第一凹槽旁，其中该浅沟隔离包含一上半部以及一下半部且该上半部上表面切齐或高于该第二凹槽下表面；以及形成一导电层于该第一凹槽及该第二凹槽内以形成第一栅极结构以及第二栅极结构。2.如权利要求1所述的方法，另包含：形成一衬垫层于该第一凹槽内；形成一介电层于该衬垫层上；进行一蚀刻制作工艺去除部分该介电层及部分该衬垫层以形成该浅沟隔离。3.如权利要求2所述的方法，其中进行该蚀刻制作工艺之后剩余的该介电层形成该浅沟隔离的该上半部而剩余的该衬垫层形成该浅沟隔离的该下半部。4.如权利要求2所述的方法，其中该蚀刻制作工艺的蚀刻剂选自由氟甲烷(CH3F)以及氧气所构成的群组。5.如权利要求2所述的方法，其中该衬垫层包含氧化硅且该介电层包含氮化硅。6.如权利要求5所述的方法，其中该氧化硅对氮化硅的蚀刻选择比是20比1。7.如权利要求1所述的方法，其中该第一栅极结构上表面切齐该第二栅极结构上表面。8.如权利要求1所述的方法，另包含于形成该导电层后形成一硬掩模于各该第一栅极结构及该第二栅极结构上。9.如权利要求8所述的方法，其中该硬掩模上表面切齐该基底上表面。10.如权利要求8...

【专利技术属性】
技术研发人员：冯立伟，何建廷，邹世芳，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71