集成电路制造技术

本申请涉及集成电路。集成电路包括具有电隔离的半导体阱的半导体衬底。上部沟槽隔离件从半导体阱的正面延伸到距离阱的底部一定距离的深度。两个附加隔离区域与半导体阱电绝缘，并且沿第一方向在半导体阱的内部延伸，并且从半导体阱的正面垂直延伸到半导体阱的底部。至少一个经包围的电阻区域由两个附加隔离区、上部沟槽隔离件和半导体阱的底部来界定。电接触件被电耦合到经包围的电阻区域。由此通过引入附加隔离区，允许减小电阻区域的横截面的面积，并因此允许增加集成电路的电阻器的电阻，同时减小由此占用的空间。

Integrated circuit

This application relates to integrated circuits. The integrated circuit includes a semiconductor substrate with an electrically isolated semiconductor trap. The upper trench isolator extends from the front side of the semiconductor trap to a certain distance from the bottom of the well. The two additional isolation regions are electrically insulated from the semiconductor well and extend in the first direction within the semiconductor well, and vertically extend from the front of the semiconductor well to the bottom of the semiconductor well. At least one enclosed resistance region is defined by two additional isolation zones, an upper groove isolator, and a bottom of a semiconductor well. The electrical contacts are electrically coupled to the encircled resistor region. Thus, by introducing an additional isolation zone, it is allowed to reduce the cross-sectional area of the resistance region, and thus to increase the resistance of the resistor of the integrated circuit, while reducing the space thus occupied.

【技术实现步骤摘要】
集成电路
实施例涉及集成电路，特别地涉及电阻器的制造，特别是可变电阻器。
技术介绍
图1和图2示出了在集成电路中制作的电阻器的示例，图2示出了大体上在平面II-II中的图1的俯视图，而图1示出了通过在平面I-I中的图2的横截面图。在该示例中，电阻器被形成在三阱类型的半导体阱PW中，即阱PW通过隔离层NISO和隔离区域NW与半导体衬底PSUB隔离。电阻器的两个端子P1、P2由被定位在阱PW的表面上(即，与所述阱的正面齐平)的高度掺杂P+接触区形成。接触区通过绝缘浅沟槽隔离件STI的常规手段而彼此电隔离。为了清楚起见，特意未在图2中示出覆盖阱PW的大部分表面的浅沟槽隔离件STI。因此，例如当跨端子P1和端子P2施加电压时可以流过电流的电阻区域由具有给定电阻率(特别地取决于注入的掺杂剂的密度)的形成阱PW的材料形成，其中阱PW的区域电连接端子P1和端子P2。形成电阻区域的阱PW的区域特别地被定位在浅沟槽隔离件STI和掩埋层NISO之间。图3示出了集成电路的电阻器的另一示例，其中两个端子P1和P2通过导电迹线PCR电连接。这种类型的实施例通常被形成在衬底或半导体阱的表面上，或者实际上被形成在集成电路的互连层级中。导电迹线PCR由具有根据需要选择的电阻率的导体(例如硅化N+多晶硅、N+多晶硅、P+多晶硅、P+硅或金属)制成。具有给定电阻率的导电迹线PCR还形成电阻区域，例如当跨端子P1和端子P2施加电压时电流可以流过该电阻区域。在这两个示例电阻器中，电阻器的电阻R可以由近似值R＝ρ*L/S表示，其中ρ是电阻区域的材料的电阻率，L是电阻区域的长度(即，为了在端子P1和端子P2之间达到而在电阻区域中行进的距离)，S是电阻区域的横截面的面积。如图3所示，配置金属迹线PCR使其具有弯曲的形状，即所谓的“蛇形”，允许增加电阻区域的长度L，同时限制在两个端子P1和P2之间占有的衬底面积。在各种实施例之间，可以通过改变长度L来修改电阻器的电阻R。然而，在上述示例类型的实施例中，难以控制电阻区域的横截面的面积S，例如由于导电迹线PCR的生产上的约束，或者，如图2所示，因为由于通常通过光刻或注入对限定所述电阻区域的边缘的区域NW的形成上的约束，电阻区域的横截面的“宽度”D不是非常可控的并且不能被显著降低。此外，期望使集成电路的部件在衬底或半导体阱中及在衬底或半导体阱上占用的空间最小化。
技术实现思路
根据实施例，有利地提出了引入附加隔离区，允许减小电阻区域的横截面的面积，并因此允许增加集成电路的电阻器的电阻，同时减小由此占用的空间。因此，根据一个方面，提供了一种集成电路，该集成电路包括：半导体衬底和具有第一导电类型的半导体阱，该具有第一导电类型的半导体阱通过隔离区域与衬底的其余部分电隔离；上部沟槽隔离件，从阱的正面延伸到距阱的底部一定距离的深度；以及与阱电绝缘的至少两个附加隔离区。所述至少两个附加隔离区在阱的内部以第一方向例如纵向方向并且从阱的正面到阱的底部垂直地延伸。该集成电路还包括由所述至少两个附加隔离区、上部沟槽隔离件和隔离区域界定的至少一个经包围的电阻区域，并且包括至少两个接触区，该至少两个接触区被定位成与阱的正面齐平并且被电耦合到所述至少一个经包围的电阻区域。特别是由附加隔离区界定的电阻区域具有比常规实施例中窄得多的面积的横截面。具体地，该电阻区域由定位在阱中的附加隔离区所包围，并且不延伸贯穿阱。这允许集成电路的电阻器的电阻增加，同时使其尺寸最小化。所述经包围的电阻区域可以通过所述至少两个附加隔离区中的两个附加隔离区在与第一方向正交的第二方向上例如横向地来界定，并且一方面通过上部沟槽隔离件且另一方面通过隔离区域垂直地来界定。例如，隔离区域可以包括：具有第二导电类型的掩埋半导体层，其限定所述阱的底部；以及至少一个具有第二导电类型的半导体区域，其限定从阱的正面到阱的底部的所述阱的至少一个边缘。这对应于三阱类型的实施例。例如，上部沟槽隔离件是浅沟槽隔离件，即，其深度在200nm与400nm之间的、填充有绝缘体的沟槽。浅沟槽隔离件是集成电路的常规元件，并且这里的浅沟槽隔离件允许在没有制造步骤方面的成本的情况下通过阱的底部垂直地界定经包围的电阻区域的面积。所述至少两个接触区例如包括具有第一导电类型的高度掺杂的半导体体积。根据一个实施例，所述附加隔离区均包括沟槽，该沟槽的端部到达阱的底部。附加隔离区可以均包括沟槽和具有第二导电类型的注入区域，该注入区域在阱中被定位于沟槽的端部和阱的底部之间。所述沟槽可以填充有绝缘体，或者可以填充有导体，在这种情况下，所述附加隔离区包括：绝缘衬垫，其至少覆盖所述沟槽的壁的邻接于阱的那部分；以及接触件，其在所述沟槽的与阱的正面齐平的那部分上。根据一个实施例，所述附加隔离区适于被偏置以便在所述阱中的所述沟槽的壁附近形成空间电荷区，所述空间电荷区更窄地界定所述至少一个经包围的电阻区域。这使得可以减小经包围的电阻区域的横截面的电有效面积，并且从而通过偏置附加隔离区而可控地增加电阻。根据一个实施例，隔离区域适于被偏置以便在阱中的隔离区域的边缘附近、并且适当时在所述注入区域附近形成空间电荷区，所述空间电荷区更窄地界定所述至少一个经包围的电阻区域。根据一个实施例，阱包括多个经包围的电阻区域，该多个经包围的电阻区域平行并且相互电耦合以便形成弯曲的电阻路径。平行的电阻区域可以例如沿与第一方向正交的第二方向并排布置，并且沿第一方向交替地电耦合到它们的端部中的每个端部上，以便形成弯曲的电阻路径。沿与第一方向正交的第二方向相继的两个经包围的电阻区域可以通过互连而电耦合，该互连越过被定位在所述两个相继的经包围的电阻区域之间的附加隔离区。沿与第一方向正交的第二方向相继的两个经包围的电阻区域可以通过阱的电阻区域而电耦合，该阱的电阻区域被定位在附加隔离区的沿第一方向的端部处，并且被定位在所述两个相继的经包围的电阻区域。沿与第一方向正交的第二方向相继的两个经包围的电阻区域可以通过导体和互连而电耦合，该导体填充被定位在所述两个相继的经包围的电阻区域之间的附加隔离区的沟槽，该互连将填充所述沟槽的导体一方面电连接到所述两个经包围的电阻区域中的一个经包围的电阻区域、另一方面电连接到所述两个经包围的电阻区域中的另一个经包围的电阻区域。根据本申请的实施例，提供一种集成电路，其特征在于，包括：半导体衬底；具有第一导电类型的半导体阱，通过隔离区域与所述半导体衬底电隔离；上部沟槽隔离件，从所述半导体阱的正表面延伸到距离所述半导体阱的底部一定距离的深度；至少两个附加隔离区，与所述半导体阱电绝缘，并且在所述半导体阱的内部沿第一方向延伸，并且从所述阱的所述正表面垂直延伸到所述阱的所述底部；至少一个经包围的电阻区域，由所述至少两个附加隔离区、所述上部沟槽隔离件和所述隔离区域界定；以及至少两个接触区，被定位成与所述半导体阱的所述正表面齐平，并且被电耦合到所述至少一个经包围的电阻区域。在一个实施例中，所述至少一个经包围的电阻区域通过所述至少两个附加隔离区中的两个附加隔离区、沿与所述第一方向正交的第二方向被界定，并且通过所述上部沟槽隔离件和所述隔离区域被垂直界定。在一个实施例中，所述隔离区域包括：具有第二导电类型的掩埋半导体层，其限定所述半导体阱的所本文档来自技高网...

【技术保护点】
1.一种集成电路，其特征在于，包括：半导体衬底；具有第一导电类型的半导体阱，通过隔离区域与所述半导体衬底电隔离；上部沟槽隔离件，从所述半导体阱的正表面延伸到距离所述半导体阱的底部一定距离的深度；至少两个附加隔离区，与所述半导体阱电绝缘，并且在所述半导体阱的内部沿第一方向延伸，并且从所述阱的所述正表面垂直延伸到所述阱的所述底部；至少一个经包围的电阻区域，由所述至少两个附加隔离区、所述上部沟槽隔离件和所述隔离区域界定；以及至少两个接触区，被定位成与所述半导体阱的所述正表面齐平，并且被电耦合到所述至少一个经包围的电阻区域。

【技术特征摘要】
2017.02.28 FR 17515961.一种集成电路，其特征在于，包括：半导体衬底；具有第一导电类型的半导体阱，通过隔离区域与所述半导体衬底电隔离；上部沟槽隔离件，从所述半导体阱的正表面延伸到距离所述半导体阱的底部一定距离的深度；至少两个附加隔离区，与所述半导体阱电绝缘，并且在所述半导体阱的内部沿第一方向延伸，并且从所述阱的所述正表面垂直延伸到所述阱的所述底部；至少一个经包围的电阻区域，由所述至少两个附加隔离区、所述上部沟槽隔离件和所述隔离区域界定；以及至少两个接触区，被定位成与所述半导体阱的所述正表面齐平，并且被电耦合到所述至少一个经包围的电阻区域。2.根据权利要求1所述的集成电路，其特征在于，所述至少一个经包围的电阻区域通过所述至少两个附加隔离区中的两个附加隔离区、沿与所述第一方向正交的第二方向被界定，并且通过所述上部沟槽隔离件和所述隔离区域被垂直界定。3.根据权利要求1所述的集成电路，其特征在于，所述隔离区域包括：具有第二导电类型的掩埋半导体层，其限定所述半导体阱的所述底部，以及具有所述第二导电类型的至少一个半导体区域，其限定从所述半导体阱的所述正表面到所述半导体阱的所述底部的所述半导体阱的至少一个边缘。4.根据权利要求1所述的集成电路，其特征在于，所述上部沟槽隔离件是浅沟槽隔离件。5.根据权利要求1所述的集成电路，其特征在于，所述至少两个接触区均包括具有所述第一导电类型的高度掺杂的半导体体积。6.根据权利要求1所述的集成电路，其特征在于，所述附加隔离区均包括沟槽，所述沟槽具有到达所述半导体阱的所述底部的端部。7.根据权利要求6所述的集成电路，其特征在于，所述沟槽填充有绝缘体。8.根据权利要求6所述的集成电路，其特征在于，所述沟槽填充有导体，所述至少两个附加隔离区还包括：绝缘衬垫，至少覆盖所述沟槽的壁的邻接于所述半导体阱的部分，以及接触件，在所述沟槽的与所述半导体阱的所述正表面齐平的部分上。9.根据权利要求8所述的集成电路，其特征在于，所述至少两个附加隔离区被配置为被偏置以便在所述半导体阱中沿所述沟槽的壁形成空间电荷区，所述空间电荷区更窄地界定所述至少一个经包围的电阻区域。10.根据权利要求8所述的集成电路，其特征在于，所述半导体阱包括多个经包围的电阻区域，所述多个经包围的电阻区域彼此平行地延伸并且被相互串联地电耦合到彼此以形成弯曲的电阻路径；以及所述多个经包围的电阻区域中的两个经包围的电阻区域通过所述导体被相互串联地电耦合到彼此，所述导体填充被定位在所述两个经包围的电阻区域之间的所述附加隔离区的所述沟槽，所述两个相继的经包围的导体区域分别通过被定位在所述沟槽的所述端部处的互连而被电耦合到所述导体。11.根据权利要求1所述的集成电路，其特征在于，所述至少两个附加隔离区中的每个附加隔离区包括：沟槽；以及具有第二导电类型的注入区域，其中所述注入区域被定位在所述半导体肼中的所述沟槽的端部和所述半导体阱的所述底部之间。12.根据权利要求11所述的集成电路，其特征在于，所述沟槽填充有绝缘体。13.根据权利要求11所述的集成电路，其特征在于，所述沟槽填充有导体，所述至少两个附加隔离区还包括：绝缘衬垫，至少覆盖所述沟槽的壁的邻接于所述半导体阱的部分，以及接触件，在所述沟槽的与所述半导体阱的所述正表面齐平的部分上。14.根据权利要求13所述的集成电路，其特征在于，所述至少两个附加隔离区被配置为被偏置以便在所述半导体阱中沿所述沟槽的壁形成空间电荷区，所述空间电荷区更窄地界定所述至少一个经包围的电阻区域。15.根据权利要求13所述的集成电路，其特征在于，所述半导体阱包括多个经包围的电阻区域，所述多个经包围的电阻区域彼此平行地延伸并且被...

【专利技术属性】
技术研发人员：B·弗罗门特，S·尼埃尔，A·雷尼耶，A·马扎基，
申请(专利权)人：意法半导体克洛尔二公司，意法半导体鲁塞公司，
类型：新型
国别省市：法国,FR