半导体衬底及半导体封装装置，以及用于形成半导体衬底的方法制造方法及图纸

半导体衬底包含第一介电层、安置于所述第一介电层中的第一图案化导电层、安置于所述第一介电层上的第二介电层及安置于所述第二介电层中的第一凸块垫。所述第一凸块垫电连接到所述第一图案化导电层，并且所述第一凸块垫具有所述第二介电层围绕的弯曲表面。

Semiconductor substrate and semiconductor packaging device, and method for forming semiconductor substrate

The semiconductor substrate comprises a first dielectric layer, a first patterned conductive layer disposed in the first dielectric layer, a second dielectric layer disposed on the first dielectric layer, and a first bump pad disposed in the second dielectric layer. The first convex pad is electrically connected to the first patterned conductive layer, and the first convex pad has a curved surface surrounded by the second dielectric layer.

【技术实现步骤摘要】
半导体衬底及半导体封装装置，以及用于形成半导体衬底的方法
本案相关于半导体衬底及包含所述半导体衬底的半导体封装装置。
技术介绍
在封装集成电路(IC)芯片中，焊料连接是用于将IC芯片结合到封装衬底的一种常用方法。在封装过程中，半导体裸片(或芯片)的铜柱可安装在封装衬底的凸块垫上。当半导体封装的凸块间距较小时，裸片的铜柱可不合需要地接触当裸片结合到半导体衬底时与半导体衬底上的凸块垫相邻的金属线/迹线(例如，导电迹线穿过两个相邻衬垫)。另外，在半导体封装中，凸块垫可安置于金属线上。当半导体封装较小时，凸块垫可偏离金属线上的优选位置。偏离的凸块垫可不合需要地接触与凸块垫相邻的金属线。因此，需要提供一种解决上述问题的凸块垫及/或相关过程。
技术实现思路
在一些实施例中，根据一个方面，半导体衬底包含第一介电层、第一图案化导电层、第二介电层及第一凸块垫。第一图案化导电层安置于第一介电层中。第二介电层安置于第一介电层上。第一凸块垫安置于第二介电层中。第一凸块垫电连接到第一图案化导电层。第一凸块垫具有第二介电层围绕的弯曲表面。在一些实施例中，根据另一方面，半导体封装装置包含半导体衬底及裸片。半导体衬底包含第一介电层、安置于所述第一介电层中的图案化导电层、安置于所述第一介电层上的第二介电层及安置于第二介电层中的凸块垫。凸块垫电连接到图案化导电层，并且凸块垫具有第二介电层围绕的弯曲表面。裸片电连接到凸块垫。在一些实施例中，根据另一方面，形成半导体的方法包括：提供载体；在所述载体的表面上形成第一光敏层；将所述第一光敏层暴露在光中以形成第一图案化光敏层；在所述第一图案化光敏层上形成第二光敏层；将所述第二光敏层暴露在光中以形成第二图案化光敏层；蚀刻所述第一图案化光敏层及所述第二图案化光敏层以形成所述第一图案化光敏层中的第一空穴及所述第二图案化光敏层中的第二空穴，其中所述第二空穴与所述第一空穴对准；及将导电材料安置于所述第一空穴及所述第二空穴中以分别形成凸块垫及导电层。附图说明当结合附图阅读时，从以下详细描述最好地理解本专利技术的各方面。应注意，不同特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。图1是说明半导体衬底的一些实施例的截面图。图2是说明另一半导体衬底的一些实施例的截面图。图3是说明另一半导体衬底的一些实施例的截面图。图4是说明根据一些实施例的半导体衬底的截面图。图5是说明根据一些实施例的图4中所示的半导体衬底的放大部分的截面图。图6是说明根据一些实施例的图4中所示的半导体衬底的俯视图的图式。图7是说明根据一些实施例的半导体封装装置的截面图。图8是说明根据一些实施例的形成半导体衬底的方法的一些实施例的流程图。图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21及图22分别是说明对应于图8中所示的方法的操作802-828的半导体结构的一些实施例的截面图。图23是说明根据本专利技术的一些实施例的在光刻之后的第一图案化光敏层及第二图案化光敏层的截面图。图24是说明根据本专利技术的一些实施例的在蚀刻工艺之后的第一图案化光敏层及第二图案化光敏层的截面图。图25、图26、图27及图28是说明根据一些实施例的在显影工艺期间的非暴露部分的变化的图式。具体实施方式以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本专利技术。当然，这些组件以及布置仅为实例且并不意欲进行限制。在本专利技术中，在以下描述中对第一特征在第二特征之上或上的形成的参考可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。此外，本专利技术可在各种实例中重复参考数字及/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例及/或配置之间的关系。下文详细论述本专利技术的实施例。然而应了解，本专利技术提供的许多适用概念可实施于多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本专利技术的范围。此外，为易于描述，例如“在...之下”、“在...下方”、“下部”、“以上”、“上部”、“下部”、“左”、“右”等的空间相关术语在本文中可用于描述一个元件或特征与图中所示的另一元件或特征的关系。除图中所描绘的定向以外，空间相关术语意欲涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词同样可相应地进行解释。将理解，当元件被称作“连接到”或“耦合到”到另一元件时，所述元件可直接连接到或耦合到另一元件，或可存在介入元件。阐述本专利技术的广泛范围的数值范围和参数是近似值，并且可尽可能精确地报告特定实例中所阐述的数值。然而，一些数值可含有由其相应测试测量值中所发现的标准差必然造成的某些误差。另外，如本文所使用，术语“约”通常指给定值或范围的±10％、±5％、±1％或±0.5％以内。或者，当由一般技术人员考虑时，术语“约”指在平均值的可接受标准误差内。除了在操作/工作实例中以外，或除非另外明确指定，否则所有数值范围、量、值及百分比(例如，用于本文中所揭示的材料数量、持续时间、温度、操作条件、量的比率及其类似者的那些数值范围、量、值及百分比)应理解为在所有情况下由术语“约”修饰。因此，除非相反地指示，否则本专利技术及所附权利要求书中所阐述的数值参数为可变化的近似值。至少应根据所报告的有效数字的数目且通过应用一般舍入技术来解释每个数值参数。范围可在本文中表示为自一个端点至另一端点或在两个端点之间。除非另外指定，否则本文中所揭示的所有范围包括端点。术语“基本上共面”可指沿同一平面定位的在数微米(μm)内的两个表面，例如沿着同一平面定位的在10μm内、5μm内、1μm内或0.5μm内。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。图1是说明半导体衬底10的一些实施例的截面图。半导体衬底10包含介电层11、多个导电迹线12、多个衬垫13、多个导电通孔14、第一保护层15及第二保护层16。半导体衬底10经配置为用于半导体裸片(未展示)的封装衬底。衬垫13经布置以分别安装到半导体裸片的多个铜柱。导电迹线12及衬垫13嵌入介电层11中。在半导体衬底10中，从介电层11的表面暴露导电迹线12及衬垫13。此外，导电迹线12的表面、衬垫13的表面及介电层11的表面基本上共面。然而，当裸片的焊料凸块结合到半导体衬底10的衬垫13中的一者时，在两个衬垫13之间的凸块间距较小时裸片的焊料凸块可不合需要地接触与衬垫13相邻的迹线12。图2是说明半导体衬底20的一些实施例的截面图。半导体衬底20包含介电层21、多个导电迹线22、多个衬垫23、多个导电通孔24、第一保护层25、第二保护层26及多个柱27。半导体衬底20经配置为用于半导体裸片(未展示)的封装衬底。柱27经布置以分别安装到半导体裸片的多个焊料凸块。导电迹线22及衬垫23嵌入介电层21中。柱27的宽度小于衬垫23中的至少一者的宽度。在半导体衬底20中，柱27相应地安置于衬垫23上。柱27从导电迹线22、衬垫23及介电层21的表面伸本文档来自技高网...

【技术保护点】
1.一种半导体衬底，其包括：第一介电层；第一图案化导电层，其安置于所述第一介电层中；第二介电层，其安置于所述第一介电层上；及第一凸块垫，其安置于所述第二介电层中，所述第一凸块垫电连接到所述第一图案化导电层，并且所述第一凸块垫具有所述第二介电层围绕的弯曲表面。

【技术特征摘要】
2017.03.06 US 15/450,5981.一种半导体衬底，其包括：第一介电层；第一图案化导电层，其安置于所述第一介电层中；第二介电层，其安置于所述第一介电层上；及第一凸块垫，其安置于所述第二介电层中，所述第一凸块垫电连接到所述第一图案化导电层，并且所述第一凸块垫具有所述第二介电层围绕的弯曲表面。2.根据权利要求1所述的半导体衬底，其中所述第一图案化导电层及第一凸块垫经配置为一体成形的组件。3.根据权利要求1所述的半导体衬底，其中所述第一图案化导电层具有第一宽度，所述第一凸块垫具有第二宽度，并且所述第二宽度大于所述第一宽度。4.根据权利要求1所述的半导体衬底，其中所述第二介电层具有顶部表面，所述第一凸块垫具有从所述第二介电层暴露的顶部表面，并且所述第一凸块垫的所述顶部表面不从所述第二介电层的所述顶部表面伸出。5.根据权利要求4所述的半导体衬底，其中所述第一凸块垫在所述第一凸块垫的所述顶部表面处具有第一宽度并且在所述第二介电层围绕的部分处具有第二宽度，并且所述第二宽度大于所述第一宽度。6.根据权利要求4所述的半导体衬底，其中所述第一凸块垫的所述顶部表面从所述第二介电层的所述顶部表面凹入。7.根据权利要求1所述的半导体衬底，其中所述第二介电层包括光敏介电材料。8.根据权利要求1所述的半导体衬底，其进一步包括：第一晶种层，其安置于所述第一凸块垫的所述弯曲表面上。9.根据权利要求8所述的半导体衬底，其进一步包括：第二晶种层，其安置于所述第一图案化导电层的侧表面上。10.根据权利要求1所述的半导体衬底，其进一步包括：第二图案化导电层，其安置于所述第一介电层中；第二凸块垫，其安置于所述第二介电层中，所述第二凸块垫电连接到所述第二图案化导电层，所述第二凸块垫具有所述第二介电层围绕的弯曲表面；第三图案化导电层，其安置于所述第一介电层中；及第四图案化导电层，其安置于所述第一介电层中；其中所述第三图案化导电层及所述第四图案化导电层安置于所述第一图案化导电层与所述第二图案化导电层之间，并且所述第一凸块垫与所述第二凸块垫之间的宽度小于60um。11.一种半导体封装装置，其包括：半导体衬底，其包括：第一介电层；图案化导电层，其安置于所述第一介电层中；第二介电层，其安置于所述第一介电层上；及凸块垫，其安置于所述第二介电层中，所述凸块垫电连接到所述图案化导电层，所述凸块垫具有所述第二介电层围绕的弯曲表面；及裸片，其电连接到所述凸块垫。12.根据权利要求11...

【专利技术属性】
技术研发人员：蔡丽娟，李志成，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾,71