包括具有三维结构的存储单元阵列的非易失性存储器制造技术

提供了一种非易失性存储器，其包括：在基底上在垂直于基底的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括在与基底平行的平面上沿第一方向延伸的多个沟道膜；多个导电材料，其从所述沟道层和所述绝缘层的顶部、在垂直于基底的方向上、通过每个沟道层的沟道膜中的区域延伸直到邻近基底的部分；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层。其中，所述导电材料、所述信息存储膜以及所述沟道层的沟道膜形成三维存储单元阵列；其中，所述导电材料形成多个组；并且其中，组之间的距离比彼此中导电材料之间的距离更长。

A non-volatile memory including a three dimensional storage cell array.

A non-volatile memory is provided, comprising: a plurality of channel layers and insulating layers alternately stacked on a substrate in a direction perpendicular to the substrate, each of which includes a plurality of channel films extending in a first direction on a plane parallel to the substrate, and a plurality of conductive materials from the channel. The layer and the top of the insulating layer extend in a direction perpendicular to the substrate through an area in the channel film of each channel layer to a portion adjacent to the substrate; a plurality of information storage films are provided between the channel film of the channel layer and the conductive material; and a plurality of bit lines are connected to the channel layer respectively. The conductive material, the information storage film and the channel film of the channel layer form a three-dimensional memory cell array, wherein the conductive material forms a plurality of groups, and the distance between the groups is longer than the distance between the conductive materials in each other.

【技术实现步骤摘要】
包括具有三维结构的存储单元阵列的非易失性存储器本申请是申请日为2013年12月4日、申请号为201310646530.9、专利技术名称为“包括具有三维结构的存储单元阵列的非易失性存储器”的专利技术专利申请的分案申请。相关申请的交叉引用本申请要求于2012年12月4日向韩国特许厅提交的韩国专利申请第10-2012-0139781号的优先权，其全部内容通过引用结合于此。
这里描述的专利技术构思涉及半导体存储器件，更具体地，涉及包括三维存储单元阵列的非易失性存储器。
技术介绍
半导体存储器件是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等等的半导体制造的存储器件。半导体存储器件分成易失性存储器件和非易失性存储器件。易失性存储器件在供给器件的电力被切断时会丢失存储的内容。示例的易失性存储器件包括静态随机存取存储器(RAM)器件(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等等。非易失性存储器件即使在供给器件的电力被切断时也可以保持存储的内容。示例的非易失性存储器件包括只读存储器(ROM)器件、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器器件、相变RAM(phase-changeRAM，PRAM)、磁性RAM(magneticRAM，MRAM)、电阻式RAM(resistiveRAM，RRAM)、铁电RAM(ferroelectricRAM，FRAM)等等。快闪存储器器件包括NOR类型和NAND类型两者的快闪存储器器件。近年来，已经进行了关于三维半导体存储器件的研究以致力于获得具有更高集成度的半导体存储器件。
技术实现思路
本专利技术构思的实施例的一个方面提供一种非易失性存储器，其包括：在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括沿第一方向延伸的多个沟道膜，并且所述多个沟道层中的每一个被布置在平行于基底的主要表面的多个平面中相应的一个平面中；多个导电材料，其中每个导电材料从所述沟道层和所述绝缘层的顶部、在垂直于基底的方向上向下延伸以至少部分地覆盖每个沟道膜的至少一个侧表面；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层，其中，导电材料、信息存储膜以及沟道层的沟道膜形成三维存储单元阵列，其中，所述导电材料被排列成彼此相邻的至少第一组和第二组，其中，第一组和第二组中的每一个包括所述导电材料中的多个相邻导电材料，并且其中，第一组和第二组之间的距离比第一组中相邻导电材料之间的距离更长。在示例实施例中，所述导电材料包括字线。在示例实施例中，所述非易失性存储器件被配置成独立地擦除第一组和第二组。在示例实施例中，在擦除操作中，低电压被施加到第一组的导电材料以擦除与第一组的导电材料关联的存储单元，同时第二组的导电材料被浮置。在示例实施例中，在擦除操作中，低电压被施加到第一组的导电材料以擦除与第一组的导电材料关联的存储单元，并且高于所述低电压且低于被提供给沟道膜的电压的电压被施加到第二组的导电材料，从而不擦除与第二组的导电材料关联的存储单元。在示例实施例中，每个沟道膜通过多个串选择晶体管中相应的一个串选择晶体管电连接到所述多个位线中相应的一个位线。在示例实施例中，所述非易失性存储器还包括公共源极线，所述公共源极线连接到与连接到位线的沟道膜的一侧相对的沟道膜的一侧。在示例实施例中，所述沟道膜分别通过多个地选择晶体管共同连接到所述公共源极线。在示例实施例中，所述非易失性存储器还包括在第一组的导电材料和第二组的导电材料之间插入的虚拟字线。本专利技术构思的实施例的另一个方面提出一种非易失性存储器，其包括：在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括多个沟道膜，并且所述多个沟道层中的每一个被布置在平行于基底的主要表面的多个平面中相应的一个平面中；多个导电材料，其中每个导电材料从所述沟道层和所述绝缘层的顶部、在垂直于基底的主要表面的方向上向下延伸以至少部分地覆盖每个沟道膜的至少一个侧表面；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层，其中，所述导电材料、所述信息存储膜以及所述沟道层的沟道膜形成三维存储单元阵列，其中，所述导电材料被安排为：包括两个或更多个导电材料的第一组，包括两个或更多个另外的导电材料的第二组，以及包括在第一组和第二组之间的至少另一个导电材料的第三组，并且其中，所述非易失性存储器被配置成独立于第二组地擦除第一组。在示例实施例中，第一组中和第二组中的每个导电材料包括相应的字线，并且第三组中的导电材料包括虚拟字线。在示例实施例中，所述非易失性存储器被配置成使得当低电压被提供给第一组的导电材料并且第二组和第三组的导电材料被浮置时，擦除与第一组相对应的存储单元。在示例实施例中，当擦除与第一组相对应的存储单元时，低电压被提供给第一组的导电材料，第三组的导电材料被浮置，并且高于所述低电压且低于被提供给沟道膜的电压的电压被施加到第二组的导电材料。在示例实施例中，当执行对第一组的擦除操作时，与第一组相对应的第一擦除计数增加，并且当执行对第二组的擦除操作时，与第二组相对应的第二擦除计数增加。在示例实施例中，当执行对第一组的擦除操作时，与第一组和第二组相对应的擦除计数增加，并且当执行对第二组的擦除操作时，与第一组和第二组相对应的擦除计数增加。根据本专利技术构思的实施例，存储块可以被分成两个或更多个子块。因此，可以减少执行合并(merge)或者垃圾收集(garbagecollection)所花费的时间，并且可以提高非易失性存储器的运转速度。本专利技术构思的实施例的另一个方面提供了一种非易失性存储器，其包括：堆叠结构，所述堆叠结构具有在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道膜和多个绝缘层，其中，所述多个沟道膜中的每一个位于平行于基底的主要表面的多个平面中相应的一个平面中，并且所述多个沟道膜中的每一个沿第一方向延伸。所述非易失性存储器还包括多个导电材料，其中每个导电材料从所述堆叠结构的顶部并且沿堆叠结构的至少一个侧表面延伸以至少部分地覆盖所述多个沟道膜中的每一个沟道膜的相应侧表面。多个信息存储膜在所述沟道膜和所述导电材料之间提供。最后，多个位线电连接到所述沟道膜中相应的沟道膜。所述导电材料、所述信息存储膜以及所述沟道膜是三维存储单元阵列的一部分。所述导电材料被排列成彼此相邻的至少第一组和第二组，其中，所述第一组和第二组中的每一个包括所述导电材料中的多个相邻的导电材料。第一组和第二组之间的距离大于第一组中相邻导电材料之间的距离。在示例实施例中，所述非易失性存储器被配置成独立于与第二组关联的存储单元擦除与第一组关联的存储单元。在示例实施例中，所述导电材料包括字线。在示例实施例中，还提供虚拟字线，其在第一组的导电材料和第二组的导电材料之间插入。在示例实施例中，离第二组的导电材料最远的第一组的导电材料比第一组的剩余导电材料更宽，并且离第一组的导电材料最远的第二组的导电材料比第二组的剩余导电材料更宽。附图说明图1是示意地图示根据本专利技术构思的实施例的本文档来自技高网...

【技术保护点】
1.一种非易失性存储器，包括：包括多个存储块的三维存储单元阵列，每个存储块包括：在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括沿第一方向延伸的沟道膜，并且所述多个沟道层中的每一个被布置在与基底的主要表面平行的多个平面中的相应的一个平面中；多个导电材料，每个导电材料从所述沟道层和所述绝缘层的顶部、在垂直于基底的主要表面的方向上向下延伸，以至少部分地覆盖每个沟道膜的至少一个侧表面；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，分别连接到所述沟道层，其中，所述导电材料被排列成彼此最相邻的至少第一组和第二组，其中，第一组和第二组中的每一个包括所述导电材料中的多个相邻的导电材料，其中，第一组和第二组之间的距离大于第一组中最相邻导电材料之间的距离，以及其中，所述非易失性存储器件被配置为独立地擦除与第一组相对应的第一存储单元和与第二组相对应的第二存储单元。

【技术特征摘要】
2012.12.04 KR 10-2012-01397811.一种非易失性存储器，包括：包括多个存储块的三维存储单元阵列，每个存储块包括：在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括沿第一方向延伸的沟道膜，并且所述多个沟道层中的每一个被布置在与基底的主要表面平行的多个平面中的相应的一个平面中；多个导电材料，每个导电材料从所述沟道层和所述绝缘层的顶部、在垂直于基底的主要表面的方向上向下延伸，以至少部分地覆盖每个沟道膜的至少一个侧表面；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，分别连接到所述沟道层，其中，所述导电材料被排列成彼此最相邻的至少第一组和第二组，其中，第一组和第二组中的每一个包括所述导电材料中的多个相邻的导电材料，其中，第一组和第二组之间的距离大于第一组中最相邻导电材料之间的距离，以及其中，所述非易失性存储器件被配置为独立地擦除与第一组相对应的第一存储单元和与第二组相对应的第二存储单元。2.如权利要求1所述的非易失性存储器，其中所述导电材料包括字线。3.如权利要求1所述的非易失性存储器，其中，第一存储单元形成第一子块，并且第二存储单元形成第二子块，以及其中，在擦除操作期间，选择所述多个存储块当中的存储块的第一子块和第二子块中的子块用于擦除。4.如权利要求1所述的非易失性存储器，其中，在擦除操作中，低电压被施加到第一组的导电材料以擦除与第一组的导电材料关联的存储单元，并且施加到第二组的导电材料的电压被浮置。5.如权利要求1所述的非易失性存储器，其中，在擦除操作中，低电压被施加到第一组的导电材料以擦除与第一组的导电材料关联的存储单元，并且高于所述低电压且低于被提供给沟道膜的电压的电压被施加到第二组的导电材料，从而不擦除与第二组的导电材料关联的存储单元。6.如权利要求1所述的非易失性存储器，其中，每个沟道膜通过多个串选择晶体管中的相应的一个串选择晶体管电连接到多个位线中的相应的一个位线。7.如权利要求1所述的非易失性存储器，还包括：公共源极线，其连接到与连接到位线的沟道膜的一侧相对的沟道膜的一侧。8.如权利要求7所述的非易失性存储器，其中，所述沟道膜分别通过多个地选择晶体管共同连接到所述公共源极线。9.如权利要求2所述的非易失性存储器，还包括在第一组的导电材料和第二组的导电材料之间插入的虚拟字线。10.一种非易失性存储器，包括：包括多个存储块的三维存储单元阵列，包括多个单元串的每个存储块包括：在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括沟道膜，并且所述多个沟道层中的每一个被布置在与基底的主要表面平行的多个平面中的相应的一个平面中；多个导电材料，每个导电材料从所述沟道层和所述绝缘层的顶部、在垂直于基底的主要表面的方向上向下延伸，以至少部分地覆盖每个沟道膜的至少一个侧表面；以及多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供，其中，所述多个单元串中的每一个单元串包括多个存储单元，每个存储单元对应于所述多个沟道层中的沟道层、所述多个导电材料中的导电材料和所述多个信息存储膜中的信息存储膜，其中，所述导电材料被安排为：包括两个或更多个导电材料的第一组，包括两个或更多个另外的导电材料的第二组，以及包括在所述多个导电材料中的在第一组和第二组之间的至少另一...

【专利技术属性】
技术研发人员：朴镇泽，朴泳雨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR