SONOS器件及其制造方法技术

本发明专利技术公开了一种SONOS器件，存储单元的选择管的第一栅极结构形成于浅沟槽中，第一栅极结构的第二侧形成有存储管的第二栅极结构以及底部的第二沟道区；在第一和第二栅极结构的两侧包括仅两个源漏注入区，能使存储单元呈1.5T型结构，从而能减少器件的面积。第一栅极结构的第一多晶硅栅和第二多晶硅栅在纵向和横向上无交叠，能降低第一和第二多晶硅栅之间的漏电，降低器件功耗，提高器件的可靠性，降低对第一和第二多晶硅栅之间绝缘层的质量要求，能防止第一和第二多晶硅栅之间的互相干扰。本发明专利技术还公开了一种SONOS器件的制造方法。

【技术实现步骤摘要】
SONOS器件及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种SONOS器件；本专利技术还涉及一种SONOS器件及其制造方法。
技术介绍
具有低操作电压、更好的COMS工艺兼容性的SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)非挥发性存储器被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。目前常用存储器单元结构由一个完整的存储管和一个完整的选择管(select-gate，SG)组成2晶体管结构(2transistors，2T)即2T型SONOS非挥发性存储器，每个晶体管都有完整的源极，漏极和栅极，且两个晶体管共用一层多晶硅。耗尽型SONOS非挥发性存储器中存储管的阈值电压(Vt)小于0，选择管的Vt仍大于0，2T耗尽型SONOS非挥发性存储器由于其低功耗得到了很多低功耗应用的青睐。但是2T结构与生俱来的缺点就是其较大的芯片面积损耗。如图1所示，是现有2T耗尽型SONOS非挥发性存储器的存储单元结构图，包括：形成于P型半导体衬底如硅衬底9上的存储管301和选择管302；存储管301的栅极结构包括ONO层和多晶硅栅1，ONO层由氧化层(O)6，氮化层(N)5和氧化层(O)4组成，组成氧化层6一般称为隧穿氧化层，用于存储电荷隧穿，氮化层5是作为存储层，氧化层4一般称为阻挡层氧化层。选择管302的栅极结构包括栅氧化层7和多晶硅栅1a。通常，多晶硅栅1a和多晶硅栅1同时形成。在多晶硅栅1和1a的侧面还形成有侧墙，侧墙通常采用氧化层或氮化层组成，图1中侧墙包括了3层结构，依次为氧化层21，氮化层22和氧化层23。存储管301的沟道区包括N型注入区10，N型注入区10使沟道区为N型掺杂，从而使得存储管301为耗尽型结构。图1中选择管302的沟道区的掺杂直接采用P型半导体衬底9的掺杂，也可以单独进行P型杂质调制，使选择管302为阈值电压大于0V的增强型结构。在多晶硅栅1和1a的两侧自对准形成有N型轻掺杂源漏区(LDD)11和N型重掺杂的源漏区8，图1中，多晶硅栅1和1a之间的LDD11和源漏区8作为存储管301和选择管302的共用掺杂结构。由图1所示可知，2T结构中两个多晶硅栅1和1a之间包括共有的掺杂区即LDD11和源漏区8，这使得多晶硅栅1和1a之间具有较大的间距，从而会占用较大的面积，带来较大的芯片面积损耗。与2T结构相比，1.5T的结构占用的芯片面积更小，现有1.5T型SONOS非挥发性存储器一般有两种：第一种的结构中，存储管和选择管(select-gate(SG))的Vt的都大于零V，这种情况下选择管和存储管确实是可以共用同一个沟道，但是由于存储管的Vt大于零V，读操作时必须在存储管的栅极(gate)端接一个较高的正电压，于是其功耗较高。低功耗2TSONOS非挥发性存储器由于采用了2T耗尽型SONOS非挥发性存储器结构，其读操作时，存储管的gate接零电位即可读取数据，因为擦除状态的Vt小于0，编程状态的Vt大于0，即Vte<0&Vtp>0,Vte为擦除状态的阈值电压，Vtp为编程状态的阈值电压。第二种的结构中，存储管采用Vt小于0V的耗尽型存储管；选择管采用Vt大于0V的增强型选择管，这种1.5T型SONOS非挥发性存储器为SONOS器件。如图2所示，是现有SONOS器件的存储单元结构图；和图1所示结构的区别之处为，图2中的存储单元201的多晶硅栅1和1a之间通过侧墙隔离，图2中多晶硅栅1和1a之间的侧墙由氧化层24和氮化层25组成。多晶硅栅1和1a之间的P型半导体衬底9的表面不再形成有LDD11和源漏区8。在多晶硅栅1的顶部形成有氧化层3。在多晶硅栅1的两侧面还形成有氮化层26和氧化层27，在多晶硅栅1a的远离多晶硅栅1的一侧的侧面形成有氧化层24a、氮化硅26和氧化层27。图2中，节省了一个源漏区8，多晶硅栅1a和1两侧的源漏区8之间需要通过被多晶硅栅1a覆盖的一部分沟道和由多晶硅栅1覆盖的一部分沟道串联形成的沟道来导通，所以不需要再在多晶硅栅1和1a之间额外在设置一个源漏区8，也将图2所示的结构称为1.5T型。节省一个源漏区8能使得多晶硅栅1和1a之间的间距变得很小。但是，从图2所示可知，由于多晶硅栅1对底部的沟道区进行控制并在表面形成沟道的阈值电压和多晶硅栅1a对底部的沟道区进行控制并在表面形成沟道的阈值电压不同，故多晶硅栅1和1a底部对应的沟道区的掺杂结构会不同，图2中，多晶硅栅1底部的沟道区由N型注入区10组成，这样能使得未编程状态的多晶硅栅1对应的阈值电压小于0V；而多晶硅栅1a底部的沟道区由P型区组成，图2中直接由P型半导体衬底9组成，故多晶硅栅1a对应的阈值电压大于0V。如图3所示，是图2所示现有SONOS器件的阵列结构图；图3中显示了4个存储单元201，分别用CellA，CellB，CellC和CellD表示，令和选择管的多晶硅栅1a邻接的源漏区8为第一源漏区，令和存储管的多晶硅栅1邻接的源漏区8为第二源漏区，则由图3可以看出：同一列中的各存储单元201的第二源漏区都连接到对应列的位线(BL)，图3中显示了两根位线，分别用BL1和BL2表示。同一行的各存储单元201的多晶硅栅1a都连接到相同行对应的存储字线(WLS)，图3中显示了两根存储字线WLS，分别用WLS1和WLS2表示；同一行的各存储单元201的多晶硅栅1都连接到相同行对应的选择字线(WL)，图3中显示了两根选择字线，分别用WL1和WL2表示；同一行的各存储单元201的第一源漏区都连接到对应行的源线SL。所有存储单元201的P型半导体衬底9都连接到衬底电极线VBPW。表一以对图3中的CellA进行编程(Program)，擦除(Erase)和读(Read)操作为例来说明图2所示的存储单元结构在各种工作状态中所承受的电压，编程、擦除和读的电压值按照表一的偏压方式进行设置，由表一可以看出，CellA在编程时，存储字线WLS加7.2V，选择字线WL加-4.5V，这样最后会在多晶硅栅1和1a之间形成11.7V的电压差。而由图2所示可知，多晶硅栅1和1a在横向上相邻且侧面纵向交叠且多晶硅栅1和1a之间通过由氧化层24和氮化层25组成的侧墙隔离，11.7V的电压差对组成多晶硅栅1和1a之间隔离的侧墙材料提出了很高的要求，长时间的高电压会退化器件的性能，影响器件的可靠性。另外，图2所示的多晶硅栅1和1a组成的背靠背结构还容易使得多晶硅栅1和1a之间容易产生漏电以及存在互相干扰的缺陷，这些都会影响器件的性能和可靠性。
技术实现思路
本专利技术所要解决的技术问题是提供一种SONOS器件，能减少选择管和存储管的多晶硅栅之间的漏电，避免选择管和存储管的多晶硅栅之间的互相干扰，避免选择管和存储管的多晶硅栅之间的绝缘层的退化，提高器件的可靠性。为此，本专利技术还提供一种SONOS器件的制造方法。为解决上述技术问题，本专利技术提供的SONOS器件的存储区的存储单元包括一个存储管和一个选择管。所述选择管的第一栅极结构包括：形成于第二导电类型半导体衬底表面的第一浅沟槽，形成于所述第一浅沟槽侧面和底部表面的第一栅介质层，填充于形成有所述第一栅介质层的所述第一浅沟槽中的第一多晶硅栅，在所述第本文档来自技高网...

【技术保护点】
1.一种SONOS器件，其特征在于，SONOS器件的存储区的存储单元包括一个存储管和一个选择管；所述选择管的第一栅极结构包括：形成于第二导电类型半导体衬底表面的第一浅沟槽，形成于所述第一浅沟槽侧面和底部表面的第一栅介质层，填充于形成有所述第一栅介质层的所述第一浅沟槽中的第一多晶硅栅，在所述第一多晶硅栅表面形成有第一介质层；所述选择管的第一沟道区由位于所述第一浅沟槽的侧面和底部表面且被所述第一多晶硅栅覆盖的所述半导体衬底组成，所述第一沟道区呈增强型沟道结构；在所述第一栅极结构的第一浅沟槽第一侧的所述半导体衬底表面形成有由第一导电类型轻掺杂区组成的第二沟道区，所述第二沟道区呈耗尽型沟道结构；在所述第二沟道区的顶部形成有所述存储管的第二栅极结构，所述第二栅极结构包括依次形成于所述第二沟道区表面的ONO层和第二多晶硅栅，所述ONO层为由依次形成于所述第二沟道区表面的第二氧化层、第三氮化层和第四氧化层组成的三层结构；在所述第一多晶硅栅的第二侧的所述半导体衬底表面形成有第一导电类型重掺杂的第一源漏注入区；在所述第二多晶硅栅的第一侧的所述半导体衬底表面形成有第一导电类型重掺杂的第二源漏注入区；所述第一源漏注入区和所述第一多晶硅栅的第二侧自对准；所述第二源漏注入区和所述第二多晶硅栅的第一侧自对准；所述第一源漏注入区和所述第二源漏注入区通过所述第一沟道区和所述第二沟道区相连接并使所述存储单元呈1.5T型结构；所述第一多晶硅栅和所述第二多晶硅栅之间形成在纵向和横向上无交叠的隔离结构，用以降低所述第一多晶硅栅和所述第二多晶硅栅之间的漏电，降低器件的功耗和提高器件的可靠性。...

【技术特征摘要】
1.一种SONOS器件，其特征在于，SONOS器件的存储区的存储单元包括一个存储管和一个选择管；所述选择管的第一栅极结构包括：形成于第二导电类型半导体衬底表面的第一浅沟槽，形成于所述第一浅沟槽侧面和底部表面的第一栅介质层，填充于形成有所述第一栅介质层的所述第一浅沟槽中的第一多晶硅栅，在所述第一多晶硅栅表面形成有第一介质层；所述选择管的第一沟道区由位于所述第一浅沟槽的侧面和底部表面且被所述第一多晶硅栅覆盖的所述半导体衬底组成，所述第一沟道区呈增强型沟道结构；在所述第一栅极结构的第一浅沟槽第一侧的所述半导体衬底表面形成有由第一导电类型轻掺杂区组成的第二沟道区，所述第二沟道区呈耗尽型沟道结构；在所述第二沟道区的顶部形成有所述存储管的第二栅极结构，所述第二栅极结构包括依次形成于所述第二沟道区表面的ONO层和第二多晶硅栅，所述ONO层为由依次形成于所述第二沟道区表面的第二氧化层、第三氮化层和第四氧化层组成的三层结构；在所述第一多晶硅栅的第二侧的所述半导体衬底表面形成有第一导电类型重掺杂的第一源漏注入区；在所述第二多晶硅栅的第一侧的所述半导体衬底表面形成有第一导电类型重掺杂的第二源漏注入区；所述第一源漏注入区和所述第一多晶硅栅的第二侧自对准；所述第二源漏注入区和所述第二多晶硅栅的第一侧自对准；所述第一源漏注入区和所述第二源漏注入区通过所述第一沟道区和所述第二沟道区相连接并使所述存储单元呈1.5T型结构；所述第一多晶硅栅和所述第二多晶硅栅之间形成在纵向和横向上无交叠的隔离结构，用以降低所述第一多晶硅栅和所述第二多晶硅栅之间的漏电，降低器件的功耗和提高器件的可靠性。2.如权利要求1所述的SONOS器件，其特征在于：所述SONOS器件的存储区的各所述存储单元排列成阵列结构，阵列结构为：同一列上相邻的所述存储单元的共用同一个第一源漏注入区，同一列上相邻的所述存储单元的共用同一个第二源漏注入区；同一列上的各所述存储单元的第二源漏注入区都连接到相同的位线；同一行上的各所述存储单元的第一源漏注入区都连接到相同的源线；同一行上的各所述存储单元的第一多晶硅栅都连接到相同的选择字线；同一行上的各所述存储单元的第二多晶硅栅都连接到相同的存储字线。3.如权利要求1所述的SONOS器件，其特征在于：所述SONOS器件还包括逻辑区，在所述逻辑区中形成有CMOS逻辑管。4.如权利要求3所述的SONOS器件，其特征在于：所述逻辑区中通过浅沟槽场氧隔离出形成CMOS逻辑管的有源区，所述浅沟槽场氧填充在第二浅沟槽中，所述逻辑区中的第二浅沟槽和所述存储区的所述选择管的第一栅极结构对应的第一浅沟槽工艺结构相同。5.如权利要求3所述的SONOS器件，其特征在于：CMOS逻辑管包括NMOS管和PMOS管，所述CMOS逻辑管的第三栅极结构包括第二栅介质层和第三多晶硅栅，所述第二多晶硅栅和所述第三多晶硅栅采用相同的工艺同时形成。6.如权利要求1所述的SONOS器件，其特征在于：在所述第一源漏注入区中还叠加有第一导电类型轻掺杂漏区，在所述第二源漏注入区中还叠加有第一导电类型轻掺杂漏区。7.如权利要求1所述的SONOS器件，其特征在于：在所述第二多晶硅栅的侧面形成有侧墙。8.如权利要求1至7任一权利要求所述的SONOS器件，其特征在于：所述存储管和所述选择管都为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述存储管和所述选择管都为P型器件，第一导电类型为P型，第二导电类型为N型。9.一种SONOS器件的制造方法，其特征在于，SONOS器件的存储区的存储单元包括一个存储管和一个选择管，制造步骤包括：步骤一、提供一第二导电类型半导体衬底，在所述半导体衬底表面形成第一浅沟槽；步骤二、在所述第一浅沟槽的侧面和底部表面形成第一栅介质层；步骤三、在所述第一浅沟槽中填充多晶硅形成第一多晶硅栅，在所述第一多晶硅栅的表面形成第一介质层；由所述第一浅沟槽、...

【专利技术属性】
技术研发人员：许昭昭，刘冬华，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31