一种无结半导体沟道栅阵列存储器结构及其制备方法技术

本发明专利技术提供一种无结半导体沟道栅阵列存储器结构及其制备方法，该结构包括：半导体衬底；位于所述半导体衬底之上的绝缘层；位于所述绝缘层上的碳纳米管栅阵列；位于所述碳纳米管栅阵列之上的栅电荷俘获结构；位于所述栅电荷俘获结构之上采用二维半导体材料的半导体沟道；以及分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接的源接触电极和漏接触电极。本发明专利技术的存储器结构以二维半导体材料沟道代替传统的硅掺杂沟道，并采用了金属碳纳米管栅阵列，改善了栅极电荷俘获性能，简化了器件结构，可进一步提高存储阵列密度。

A junction free semiconductor trench gate array memory structure and its preparation method

The present invention provides a knot free semiconductor channel gate array memory structure and a preparation method. The structure comprises a semiconductor substrate, an insulating layer above the semiconductor substrate, a carbon nanotube grid array on the insulating layer, a gate charge capture structure above the carbon nanotube grid array; A semiconductor trench using a two-dimensional semiconductor material on the gate charge capture structure and a source contact electrode and a leaky contact electrode respectively located at both ends of the carbon nanotube gate array and respectively connected to the semiconductor channel are respectively. The memory structure of the invention uses two dimensional semiconductor material trench to replace the traditional silicon doped channel, and uses a metal carbon nanotube grid array to improve the grid charge capture performance, simplify the structure of the device, and further improve the density of the storage array.

【技术实现步骤摘要】
一种无结半导体沟道栅阵列存储器结构及其制备方法
本专利技术涉及集成电路
，特别是涉及一种无结半导体沟道栅阵列存储器结构及其制备方法。
技术介绍
对于不同架构的NAND存储器来说，按照存储层的材料可以划分为三维浮栅存储器和三维电荷俘获存储器。对于前者三维浮栅存储器由于采用多晶硅浮栅作为存储层，存储单元面积更大，在实现更多层存储单元层叠时工艺难度较大，因此主要是通过把外围电路置于存储阵列下面来实现面积的缩减。对于后者三维电荷俘获存储器，又可以划分为垂直栅型和垂直沟道型。基于垂直栅结构的三维电荷俘获闪存结构，工艺上要难于垂直沟道型，一直未见其宣告量产。垂直沟道型三维电荷俘获存储器是最早实现大规模量产的闪存产品，2013年8月，三星电子推出了第一代24层的三维垂直沟道型电荷俘获三维存储器，2014年7月推出了第二代32层128Gb产品，2015年推出了48层256Gb的产品。三星电子推出的垂直沟道型三维电荷俘获闪存以垂直的多晶硅圆柱体作为沟道，多层栅极环绕在该多晶硅圆柱体周围，每层栅极作为一层字线，这样字线就成了水平层，位线连接在垂直的多晶硅圆柱体的顶部。公共源极线通过在衬底制作重掺杂区域再逐个引出。栅极采用电荷俘获的方式存储，在多晶硅沟道和栅极金属之间设有隧穿层、电荷俘获层和阻挡层。具体的器件结构描述可参考专利公开号为CN104425511A的专利文献。这种垂直沟道型三维电荷俘获闪存的关键技术是超深孔刻蚀和高质量薄膜工艺。32层的超深孔深宽比接近30:1，上下孔的直径差异要求小于10-20nm。栅介质多层薄膜不仅要求顶层和底层的厚度基本一致，对组份均匀性也提出了很高的要求。沟道材料一般为多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时还需要与栅介质之间有低缺陷密度的界面。作为一种电荷俘获存储器，存储单元之间几乎没有耦合效应。编程和擦除操作分别使用了电子和空穴的FN隧穿。为了提高擦除速度，隧穿层通常会使用基于氧化硅和氮氧化硅材料的叠层结构。存储层则一般是氮化硅为主的高陷阱密度材料。为了降低栅反向注入，阻挡层则会使用氧化硅或氧化铝等材料。然而，现有的垂直沟道型三维电荷俘获存储器，器件沟道材料采用多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时又要求多晶硅薄膜沟道的厚度要尽量薄，工艺很难兼顾，影响产品良率。
技术实现思路
鉴于以上所述现有技术，本专利技术的目的在于提供一种无结半导体沟道栅阵列存储器结构及其制备方法，用于解决现有技术中的种种问题。为实现上述目的及其他相关目的，本专利技术提供一种无结半导体沟道栅阵列存储器结构，包括：半导体衬底；绝缘层，位于所述半导体衬底之上；碳纳米管栅阵列，位于所述绝缘层上，包括阵列排布的多个作为栅电极的碳纳米管；栅电荷俘获结构，位于所述碳纳米管栅阵列之上，由下至上依次包括阻挡层、电荷俘获层和隧道层，其中所述阻挡层覆盖每个碳纳米管的表面；半导体沟道，位于所述栅电荷俘获结构之上，采用二维半导体材料；源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接。可选地，所述无结半导体沟道栅阵列存储器结构还包括分别引出所述多个碳纳米管的多个栅接触电极。可选地，所述半导体衬底为硅衬底。可选地，所述绝缘层为氧化硅。可选地，所述碳纳米管栅阵列采用金属性碳纳米管，每个碳纳米管的管径为0.75～3nm，长度为100nm～50μm。可选地，所述栅电荷俘获结构中，所述阻挡层的材料为ZrO2，所述隧道层的材料为ZrO2。可选地，所述栅电荷俘获结构中，所述电荷俘获层的材料为氮化物。可选地，所述半导体沟道采用的二维半导体材料为MoS2、WS2、ReS2或SnO。可选地，所述半导体沟道的表面覆盖有钝化层。可选地，所述无结半导体沟道栅阵列存储器结构包括多个所述半导体沟道，每个所述半导体沟道对应一组存储单元串；所述碳纳米管栅阵列包括分别对应多组存储单元串的多组碳纳米管；每组存储单元串的碳纳米管排列于对应的半导体沟道之下，包括多个字线栅极碳纳米管、串选择栅极碳纳米管以及地选择栅极碳纳米管，其中所述串选择栅极碳纳米管和地选择栅极碳纳米管分别位于多个字线栅极碳纳米管的两端。为实现上述目的及其他相关目的，本专利技术还提供一种无结半导体沟道栅阵列存储器结构的制备方法，包括如下步骤：提供半导体衬底；在所述半导体衬底上形成绝缘层；在所述绝缘层上形成碳纳米管栅阵列，所述碳纳米管栅阵列包括阵列排布的多个作为栅电极的碳纳米管；在所述多个碳纳米管上形成栅电荷俘获结构，所述栅电荷俘获结构由下至上依次包括阻挡层、电荷俘获层和隧道层，其中所述阻挡层覆盖每个碳纳米管的表面；在所述栅电荷俘获结构上采用二维半导体材料形成半导体沟道；在所述半导体沟道上覆盖钝化层；形成分别位于所述碳纳米管栅阵列两端与所述半导体沟道连接的源接触电极和漏接触电极，以及分别引出所述多个碳纳米管的多个栅接触电极。可选地，在所述栅电荷俘获结构上采用二维半导体材料形成半导体沟道时，同时形成多个半导体沟道。进一步可选地，形成碳纳米管栅阵列的多个碳纳米管时，根据所述多个半导体沟道的位置排布多组碳纳米管，使每组碳纳米管位于对应的半导体沟道之下。可选地，形成所述源接触电极和漏接触电极的方法包括步骤：分别在所述碳纳米管栅阵列两端的上方刻蚀表面钝化层，形成开口露出所述半导体沟道的顶部，然后在所述开口中填充导电材料，形成源接触电极和漏接触电极。可选地，形成多个栅接触电极的方法包括步骤：刻蚀形成多个通孔以分别露出所述多个碳纳米管，然后在所述通孔中填充导电材料，形成多个栅接触电极。如上所述，本专利技术的无结半导体沟道栅阵列存储器结构及其制备方法，具有以下有益效果：本专利技术的无结半导体沟道栅阵列存储器结构，存储单元采用栅极电荷俘获的方式，以二维半导体材料沟道代替传统的硅掺杂沟道，使电荷更易控制，改善了栅极电荷俘获性能，采用金属碳纳米管栅阵列，显著减小了栅极尺寸，相对于现有的垂直沟道型NAND结构，本专利技术使器件性能得到了进一步提升，器件结构得到了进一步简化，存储阵列密度得以增加。附图说明图1显示为本专利技术实施例提供的无结半导体沟道栅阵列存储器结构的示意图。图2a-2g显示为本专利技术实施例提供的无结半导体沟道栅阵列存储器结构的制备流程示意图。元件标号说明100半导体衬底200绝缘层300碳纳米管栅阵列301碳纳米管302栅接触电极400栅电荷俘获结构401阻挡层402电荷俘获层403隧道层500半导体沟道501钝化层600源接触电极700漏接触电极具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本实施例将提供一种可以应用于NAND闪存存储器中的存储结构及制备方法。本文档来自技高网...

【技术保护点】
1.一种无结半导体沟道栅阵列存储器结构，其特征在于，包括：半导体衬底；绝缘层，位于所述半导体衬底之上；碳纳米管栅阵列，位于所述绝缘层上，包括阵列排布的多个作为栅电极的碳纳米管；栅电荷俘获结构，位于所述碳纳米管栅阵列之上，由下至上依次包括阻挡层、电荷俘获层和隧道层，其中所述阻挡层覆盖每个碳纳米管的表面；半导体沟道，位于所述栅电荷俘获结构之上，采用二维半导体材料；源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接。

【技术特征摘要】
1.一种无结半导体沟道栅阵列存储器结构，其特征在于，包括：半导体衬底；绝缘层，位于所述半导体衬底之上；碳纳米管栅阵列，位于所述绝缘层上，包括阵列排布的多个作为栅电极的碳纳米管；栅电荷俘获结构，位于所述碳纳米管栅阵列之上，由下至上依次包括阻挡层、电荷俘获层和隧道层，其中所述阻挡层覆盖每个碳纳米管的表面；半导体沟道，位于所述栅电荷俘获结构之上，采用二维半导体材料；源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接。2.根据权利要求1所述的无结半导体沟道栅阵列存储器结构，其特征在于：还包括分别引出所述多个碳纳米管的多个栅接触电极。3.根据权利要求1所述的无结半导体沟道栅阵列存储器结构，其特征在于：所述半导体衬底为硅衬底。4.根据权利要求1所述的无结半导体沟道栅阵列存储器结构，其特征在于：所述绝缘层为氧化硅。5.根据权利要求1所述的无结半导体沟道栅阵列存储器结构，其特征在于：所述碳纳米管栅阵列采用金属性碳纳米管，每个碳纳米管的管径为0.75～3nm，长度为100nm～50μm。6.根据权利要求1所述的无结半导体沟道栅阵列存储器结构，其特征在于：所述栅电荷俘获结构中，所述阻挡层的材料为ZrO2，所述隧道层的材料为ZrO2。7.根据权利要求1所述的无结半导体沟道栅阵列存储器结构，其特征在于：所述栅电荷俘获结构中，所述电荷俘获层的材料为氮化物。8.根据权利要求1所述的无结半导体沟道栅阵列存储器结构，其特征在于：所述半导体沟道采用的二维半导体材料为MoS2、WS2、ReS2或SnO。9.根据权利要求1所述的无结半导体沟道栅阵列存储器结构，其特征在于：所述半导体沟道的表面覆盖有钝化层。10.根据权利要求1所述的无结半导体沟道栅阵列存储器结构，其特征在于：所述无结半导体沟道栅阵列存储器结构包括多个所述半导体沟道，每个所述半导体沟道对应一组存储单元串；所述碳纳米管栅阵列包括分别对应多组存储单元串的多...

【专利技术属性】
技术研发人员：肖德元，
申请(专利权)人：上海新昇半导体科技有限公司，
类型：发明
国别省市：上海,31