用于半导体存储器的存储矩阵及半导体存储器制造技术

本发明专利技术实施例公开了一种用于半导体存储器的存储矩阵及半导体存储器。存储矩阵包括列地址线，列地址线的输入端和列地址线的输出端之间连接有多个负载；驱动器，连接于列地址线的输入端，用于驱动第一选通脉冲从列地址线的输入端传输至列地址线的输出端以驱动负载，并在列地址线的输出端形成第二选通脉冲；连接线，连接线的输入端连接驱动器且连接线和列地址线接收同一第一选通脉冲，驱动器还用于驱动第一选通脉冲传输至连接线的输出端，形成第一控制脉冲；整形电路，与列地址线的输出端和连接线的输出端连接，用于根据第一控制脉冲调整第二选通脉冲的上升沿的形状，以得到第三选通脉冲，其中，第三选通脉冲的上升沿比第二选通脉冲的上升沿陡峭。

Storage matrix and semiconductor memory for semiconductor memory

The embodiment of the invention discloses a storage matrix and semiconductor memory for semiconductor memory. The storage matrix includes the column address line, the input end of the column address line and the output end of the column address line. The drive is connected to the input end of the column address line and is used to drive the first pass pulse from the input end of the column address line to the output end of the column address line to drive the load, and the output of the column address line. The end forms a second pass pulse; the connecting line, the input end of the connection line connects the drive and the connection line and the column address line receive the same first pass pulse. The drive is also used to drive the first pass pulse to the output end of the connection line, forming the first control pulse; the plastic circuit, the output and connection lines of the column address lines. The output end connection is used to adjust the shape of the rising edge of the second pass pulse according to the first control pulse to get the third pass pulse, in which the rising edge of the third pass pulse is steep along the rise of the second pass pulse.

【技术实现步骤摘要】
用于半导体存储器的存储矩阵及半导体存储器
本专利技术涉及半导体存储
，特别涉及一种用于半导体存储器的存储矩阵及半导体存储器。
技术介绍
传统的动态随机存取存储器中，存储矩阵包括128条列地址线，每一条列地址线与驱动器连接。由于列地址线是一条很长的且负载很大的线。驱动器驱动选通脉冲在列地址线中传输的过程中，选通脉冲的上升沿变得越来越平缓，从而导致选通脉冲的高电平的有效作用时间变短，进而导致动态随机存取存储器的读或写的有效作用时间变短。因此，如何改善选通脉冲的上升沿，进而减少选通脉冲的高电平的有效作用时间变短的时间，是本领域技术人员急需要解决的技术问题。在
技术介绍
中公开的上述信息仅用于加强对本专利技术的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
技术实现思路
有鉴于此，本专利技术实施例提供了一种用于半导体存储器的存储矩阵及半导体存储器，以至少解决
技术介绍
中存在的技术问题。本专利技术实施例的技术方案是这样实现的，根据本专利技术的一个实施例，提供了一种用于半导体存储器的存储矩阵，包括：列地址线，所述列地址线的输入端和所述列地址线的输出端之间连接有多个负载；驱动器，连接于所述列地址线的输入端，用于驱动第一选通脉冲从所述列地址线的输入端传输至所述列地址线的输出端以驱动所述负载，并在所述列地址线的输出端形成第二选通脉冲；连接线，所述连接线的输入端连接所述驱动器且所述连接线和所述列地址线接收同一所述第一选通脉冲，所述驱动器还用于驱动所述第一选通脉冲传输至所述连接线的输出端，形成第一控制脉冲；以及整形电路，与所述列地址线的输出端和所述连接线的输出端连接，用于根据所述第一控制脉冲调整所述第二选通脉冲的上升沿的形状，以得到第三选通脉冲，其中，所述第三选通脉冲的上升沿比所述第二选通脉冲的上升沿陡峭。根据本专利技术的一个实施例，还提供了一种半导体存储器，包括上述存储矩阵。本专利技术实施例由于采用以上技术方案，其具有以下优点：所述整形电路用于根据所述第一控制脉冲调整所述第二选通脉冲的上升沿的形状即对所述第二选通脉冲的上升沿进行整形形成第三选通脉冲，以使所述第三选通脉冲的上升沿比所述第二选通脉冲的上升沿陡峭。因此，在列地址线的输出端即列地址线的远端形成的第二选通脉冲被第一控制脉冲进行陡峭化整形处理，形成第三选通脉冲。由于第三选通脉冲的上升沿比第二选通脉冲的上升沿陡峭，能够实现第三选通脉冲在从电压开始上升的位置更加快速的达到高电平，从而使得第三选通脉冲的高电平的有效作用时间比第二选通脉冲的高电平的有效作用时间长，进而导致动态随机存取存储器的读或写的有效作用时间变长。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本专利技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本专利技术公开的一些实施方式，而不应将其视为是对本专利技术范围的限制。图1为本专利技术实施例的用于半导体存储器的存储矩阵的局部示意图；图2为图1所示的半导体存储器的存储矩阵的局部放大示意图；图3为图1所示的半导体存储器的存储矩阵的时序图；图4为图1所示的半导体存储器的存储矩阵的脉冲发生器的示意图；图5为图1所示的半导体存储器的存储矩阵的与非门的示意图。附图标记说明：100列地址线，110列地址线的输入端，120列地址线的输出端，130负载，200驱动器，300连接线，310连接线的输入端，320连接线的输出端，400整形电路，410控制脉冲产生电路，411反相器，412延迟器，413脉冲发生器，420与非门，430PMOS管，510第一选通脉冲，520第二选通脉冲，530第三选通脉冲，610第一控制脉冲，620第二控制脉冲，630第三控制脉冲，640第四控制脉冲。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本专利技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。实施例一本专利技术实施例一提供一种用于半导体存储器的存储矩阵，如图1，图2和图3所示，包括：列地址线100，驱动器200，连接线300和整形电路400。列地址线的输入端110和列地址线的输出端120之间连接有多个负载130。驱动器200连接于所述列地址线的输入端110，所述驱动器200用于驱动第一选通脉冲510从所述列地址线的输入端110传输至所述列地址线的输出端120，以驱动所述负载130，并在所述列地址线的输出端120形成第二选通脉冲520。连接线的输入端310连接所述驱动器200且所述连接线300和所述列地址线100接收同一所述第一选通脉冲510，所述驱动器200还用于驱动所述第一选通脉冲510从所述连接线的输入端310传输至所述连接线的输出端320，形成第一控制脉冲610；其中，所述第一选通脉冲510是原始选通脉冲经过驱动器200后形成的第一选通脉冲510。整形电路400与所述列地址线的输出端120和所述连接线的输出端320连接，用于根据所述第一控制脉冲610调整所述第二选通脉冲520的上升沿的形状，以得到第三选通脉冲530，其中，所述第三选通脉冲530的上升沿比所述第二选通脉冲520的上升沿陡峭。本专利技术实施例用于半导体存储器的存储矩阵包括：列地址线；连接于所述列地址线的输入端的驱动器，所述驱动器用于驱动第一选通脉冲从所述列地址线的输入端传输至所述列地址线的输出端，形成第二选通脉冲；连接线，所述连接线的输入端与所述驱动器连接且所述连接线和所述列地址线接收同一所述第一选通脉冲，所述驱动器还用于驱动所述第一选通脉冲从所述连接线的输入端传输至所述连接线的输出端，形成第一控制脉冲；与所述连接线的输出端连接的整形电路，所述整形电路还与所述列地址线的输出端连接；其中，所述整形电路用于根据所述第一控制脉冲调整所述第二选通脉冲的上升沿的形状即对所述第二选通脉冲的上升沿进行整形形成第三选通脉冲，以使所述第三选通脉冲的上升沿比所述第二选通脉冲的上升沿陡峭。因此，在列地址线的输出端即列地址线的远端形成的第二选通脉冲被第一控制脉冲进行陡峭化整形处理，形成第三选通脉冲。由于第三选通脉冲的上升沿比第二选通脉冲的上升沿陡峭，能够实现第三选通脉冲在从电压开始上升的位置更加快速的达到高电平，从而使得第三选通脉冲的高电平的有效作用时间比第二选通脉冲的高电平的有效作用时间长，进而导致动态随机存取存储器的读或写的有效作用时间变长。关于整形电路，作为一个示例，如图2所示，整形电路400可以包括：控制脉冲产生电路410，与非门420和PMOS管430，其中，PMOS管是P沟道金属氧化物半导体场效应(PositivechannelMetalOxideSemiconductor)的简称。控制脉冲产生电路410与所述连接线的输出端320连接以接收所述第一控制脉冲610。控制脉冲产生电路410用于形成第二控制脉冲620，所述第二控制脉冲620的高电平的宽度小于所述第一控制脉冲610的高电平的宽度。与非门4本文档来自技高网...

【技术保护点】
1.一种用于半导体存储器的存储矩阵，其特征在于，包括：列地址线，所述列地址线的输入端和所述列地址线的输出端之间连接有多个负载；驱动器，连接于所述列地址线的输入端，用于驱动第一选通脉冲从所述列地址线的输入端传输至所述列地址线的输出端以驱动所述负载，并在所述列地址线的输出端形成第二选通脉冲；连接线，所述连接线的输入端连接所述驱动器且所述连接线和所述列地址线接收同一所述第一选通脉冲，所述驱动器还用于驱动所述第一选通脉冲传输至所述连接线的输出端，形成第一控制脉冲；以及整形电路，与所述列地址线的输出端和所述连接线的输出端连接，用于根据所述第一控制脉冲调整所述第二选通脉冲的上升沿的形状，以得到第三选通脉冲，其中，所述第三选通脉冲的上升沿比所述第二选通脉冲的上升沿陡峭。

【技术特征摘要】
1.一种用于半导体存储器的存储矩阵，其特征在于，包括：列地址线，所述列地址线的输入端和所述列地址线的输出端之间连接有多个负载；驱动器，连接于所述列地址线的输入端，用于驱动第一选通脉冲从所述列地址线的输入端传输至所述列地址线的输出端以驱动所述负载，并在所述列地址线的输出端形成第二选通脉冲；连接线，所述连接线的输入端连接所述驱动器且所述连接线和所述列地址线接收同一所述第一选通脉冲，所述驱动器还用于驱动所述第一选通脉冲传输至所述连接线的输出端，形成第一控制脉冲；以及整形电路，与所述列地址线的输出端和所述连接线的输出端连接，用于根据所述第一控制脉冲调整所述第二选通脉冲的上升沿的形状，以得到第三选通脉冲，其中，所述第三选通脉冲的上升沿比所述第二选通脉冲的上升沿陡峭。2.根据权利要求1所述的用于半导体存储器的存储矩阵，其特征在于，所述整形电路包括：控制脉冲产生电路，与所述连接线的输出端连接以接收所述第一控制脉冲，用于形成第二控制脉冲，所述第二控制脉冲的高电平的宽度小于所述第一控制脉冲的高电平的宽度；与非门，与所述控制脉冲产生电路连接以接收所述第二控制脉冲，并与所述列地址线的输出端连接以接收所述第二选通脉冲，所述与非门用于形成第三控制脉冲，其中，所述第二控制脉冲提前于所述第二选通脉冲的时间为第一时间，且所述第一时间小于所述第二控制脉冲的高电平的宽度所对应的时间；以及PMOS管，所述PMOS管的源极与电源电压连接，所述PMOS管的漏极与所述列地址线的输出端连接以接收所述第二选通脉冲，所述PMOS管的栅极与所述与非门连接以接收所述第三控制脉冲，所述PMOS管用于根据所述第三控制脉冲对所述第二选通脉冲的上升沿...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：安徽,34