快闪存储器及其操作方法技术

一种快闪存储器，应用以产生一二维乱数矩阵，其特征在于包括：一处理电路；以及一二维线性反馈移位寄存器，耦接所述处理电路，所述二维线性反馈移位寄存器经由所述处理电路指示以执行如下操作：提供K比特长度的一第一线性反馈移位寄存器以产生2

【技术实现步骤摘要】
快闪存储器及其操作方法
本专利技术有关于一种快闪存储器，特别是可产生二维乱数矩阵的快闪存储器及其操作方法。
技术介绍
从NAND快闪存储器耐受度(Endurance)与所需错误修正码(ErrorCorrectingCode,ECC)修正比特数的趋势来看，过去单层晶包(Single-LevelCell,SLC)的NAND快闪存储器仅使用1比特(bit)的错误修正码及抹写周期(Program/EraseCycle)为100K，到了2x纳米(nanometer)时抹写周期就降到60K，双层晶包(Multi-LevelCell,MLC)则随着制程的演进，耐受度呈现巨幅下降，错误修正码修正比特数呈现指数曲线上升。从5x纳米制程的双层晶包的抹写周期有10K及需4比特的错误修正码、3x纳米制程的双层晶包的抹写周期下降至5K及需8比特的错误修正码、到2x纳米制程的双层晶包的抹写周期下降至3K及需15至24比特的错误修正码。而三层晶包(Triple-LevelCell,TLC)的抹写周期更下降至1K以下及需72至百比特的错误修正码。因此，藉以解决NAND快闪存储器的数据保持期间问题的算法技术实为必要。
技术实现思路
为了增加NAND快闪存储器的数据维持时间，本专利技术提出一种二维线性反馈移位寄存器及快闪存储器，以更随机的方式安排NAND方块映像的读与写，藉以达成同样寻址的NAND快闪存储器在短时间内减少被重新写入的机会。本专利技术将二维线性反馈移位寄存器应用在快闪存储器，将一致、单调及类同的比特串流(bitstream)进行处理，与原始数据源(datasource)交互演算与混合以产生新的更随机的数据串流。根据说明书所描述的实施例之一，提供一种应用二维线性反馈移位寄存器以产生一二维乱数矩阵之一快闪存储器，所述二维线性反馈移位寄存器经由所述快闪存储器的一处理电路指示以执行如下操作：提供K比特长度的一第一线性反馈移位寄存器以产生2K-1个比特长度的一第一序列；欲得M种变化组合，于所述第一序列的第i个比特起以一固定间距选取M*L个比特以形成一第二序列；转换所述第二序列为MxL的一二维矩阵；以及提供L比特长度的一第二线性反馈移位寄存器给所述二维矩阵以形成MxN的所述二维乱数矩阵，其中N等于2L-1。根据说明书所描述的实施例之一，提供一种快闪存储器，其特征在于，应用以产生一二维乱数矩阵，包括：一处理电路；以及一二维线性反馈移位寄存器，耦接所述处理电路，所述二维线性反馈移位寄存器经由所述处理电路指示以执行如下操作：提供K比特长度的一第一线性反馈移位寄存器以产生2K-1个比特长度的一第一序列；欲得M种变化组合，于所述第一序列的第i个比特起以一固定间距选取M*L个比特以形成一第二序列；转换所述第二序列为MxL的一二维矩阵；以及提供L比特长度的一第二线性反馈移位寄存器给所述二维矩阵以形成MxN的所述二维乱数矩阵，其中N等于2L-1。根据说明书所描述的实施例之一，提供一种快闪存储器的操作方法，所述快闪存储器产生一二维乱数矩阵，其特征在于，所述方法包括：提供K比特长度的一第一线性反馈移位寄存器以产生2K-1个比特长度的一第一序列；欲得M种变化组合，于所述第一序列的第i个比特起以一固定间距选取M*L个比特以形成一第二序列；转换所述第二序列为MxL的一二维矩阵；以及提供L比特长度的一第二线性反馈移位寄存器给所述二维矩阵以形成MxN的所述二维乱数矩阵，其中N等于2L-1。其中，所述固定间距是大于等于1的整数。其中，所述K及L是大于等于2的整数。其中，所述i是大于等于1及小于2K-1的整数。其中，所述二维矩阵的每一列是非全0。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，但是此等说明与所附图式仅系用来说明本专利技术，而非对本专利技术的权利范围作任何的限制。附图说明图1显示本专利技术快闪存储器的系统方块图。图2显示本专利技术快闪存储器是单层晶包的示意图。图3A显示本专利技术线性反馈移位寄存器的示意图。图3B显示本专利技术线性反馈移位寄存器的循环序列示意图。图4显示本专利技术快闪存储器产生二维乱数矩阵的流程示意图。图5A显示本专利技术线性反馈移位寄存器的示意图。图5B显示本专利技术线性反馈移位寄存器的循环序列示意图。图6显示本专利技术快闪存储器是双层晶包的示意图。图7显示本专利技术快闪存储器是三层晶包的示意图。具体实施方式在下文将参看随附图式更充分地描述各种例示性实施例，在随附图式中展示一些例示性实施例。然而，本专利技术概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供此等例示性实施例使得本专利技术将为详尽且完整，且将向熟习此项技术者充分传达本专利技术概念的范畴。在诸图式中，可为了清楚而夸示层及区的大小及相对大小。类似数字始终指示类似组件。应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种组件或信号等，但此等组件或信号不应受此等术语限制。此等术语乃用以区分一组件与另一组件，或者一信号与另一信号。另外，如本文中所使用，术语“或”视实际情况可能包括相关联的列出项目中的任一者或者多者的所有组合。请参照图1所示，本专利技术提供一种快闪存储器1，包括一处理电路2及一二维线性反馈移位寄存器3，其中二维线型反馈移位寄存器3耦接处理电路2。请同时参照图2所示，为快闪存储器3是单层晶包时的表示，其中单层晶包是每一晶包(cell)4包含一个页层(page)5，一个页层5包括一个比特，即一个晶包4包括一个比特(bit)。快闪存储器1包括M列字码线(wordline,WL)WL0～WLM-1，每一列字码线WL0～WLM-1分别包括一列比特线BL(bitline,BL)，比特线BL包括N个比特BL0～BLN-1。请再同时参照图3A所示，图3A是一线性反馈移位寄存器的一示例，图3A是4比特的一线性反馈移位寄存器，本专利技术并非限定线性反馈移位寄存器的比特数为4，本领域技术人员可依照快闪存储器是单层晶包、双层晶包或三层晶包、以及每一行字码线包括的比特的数目來设计线性反馈移位寄存器的比特数。另本领域技术人员设计线性反馈移位寄存器的比特数时请参考下表1所示，表1为设计线性反馈移位寄存器所包含的比特数n、抽头是2的线性反馈移位寄存器(LFSR-2)及抽头是4的线性反馈移位寄存器(LFSR-4)。例如，图3A可对照表1的比特数n是4，抽头是2的线性反馈移位寄存器(LFSR-2)，以及抽头位置为第3比特及第4比特。表1线性反馈移位寄存器LFSR-2与LFSR-4的设计方案如图4所示，本专利技术的快闪存储器1可应用以产生一二维乱数矩阵，二维线型反馈移位寄存器3应用于快闪存储器1中以产生二维乱数矩阵，二维线性反馈移位寄存器3经由快闪存储器1的处理电路2指示以执行二维乱数矩阵产生方法：S101)提供K比特长度的一第一线性反馈移位寄存器以产生2K-1个比特长度的一第一序列；S103)欲得M种变化组合，于第一序列的第i个比特起以一固定间距选取M*L个比特以形成一第二序列；S105)转换第二序列为MxL的一二维矩阵；以及S107)提供L比特长度的一第二线性反馈移位寄存器给二维矩阵以形成MxN的二维乱数矩阵，其中N等于2L-1。以下示例是使本领域技术人员了解本专利技术，并非限制本专利技术。示例中，如图3本文档来自技高网...

【技术保护点】
一种应用二维线性反馈移位寄存器以产生一二维乱数矩阵的一快闪存储器，所述二维线性反馈移位寄存器经由所述快闪存储器的一处理电路指示以执行如下操作，其特征在于：提供K比特长度的一第一线性反馈移位寄存器以产生2

【技术特征摘要】
1.一种应用二维线性反馈移位寄存器以产生一二维乱数矩阵的一快闪存储器，所述二维线性反馈移位寄存器经由所述快闪存储器的一处理电路指示以执行如下操作，其特征在于：提供K比特长度的一第一线性反馈移位寄存器以产生2K-1个比特长度的一第一序列；欲得M种变化组合，于所述第一序列的第i个比特起以一固定间距选取M*L个比特以形成一第二序列；转换所述第二序列为MxL的一二维矩阵；以及提供L比特长度的一第二线性反馈移位寄存器给所述二维矩阵以形成MxN的所述二维乱数矩阵，其中N等于2L-1。2.如权利要求1所述的快闪存储器，其特征在于，所述固定间距是大于等于1的整数，且K及L是大于等于2的整数。3.如权利要求1所述的快闪存储器，其特征在于，所述i是大于等于1及小于2K-1的整数。4.如权利要求1所述的快闪存储器，其特征在于，所述二维矩阵的每一列是非全0。5.一种快闪存储器，其特征在于，应用以产生一二维乱数矩阵，包括：一处理电路；以及一二维线性反馈移位寄存器，耦接所述处理电路，所述二维线性反馈移位寄存器经由所述处理电路指示以执行如下操作：提供K比特长度的一第一线性反馈移位寄存器以产生2K-1个比特长度的一第一序列；...

【专利技术属性】
技术研发人员：杨世贤，萧友章，梁誉赢，
申请(专利权)人：翰顺联电子科技南京有限公司，
类型：发明
国别省市：江苏,32