一种CMOS纳米线及其制造方法技术

本发明专利技术公开了一种CMOS堆叠纳米线的制造方法，包括：提供半导体衬底，包括N阱区和P阱区；在半导体衬底上制备堆叠纳米线，包括：N阱区的第一堆叠纳米线和P阱区的第二堆叠纳米线；在第一堆叠纳米线上沉积半导体薄膜，半导体衬底的第一半导体材料与半导体薄膜的第二半导体材料不相同；对第一堆叠纳米线进行氧化和退火，并且去除氧化物，促使半导体薄膜中的半导体原子扩散进入第一堆叠纳米线，形成目标第一纳米线；在第二堆叠纳米线和目标第一纳米线上沉积栅电极材料。用以解决现有技术中在硅衬底上制备的CMOS纳米线中PMOS空穴迁移率低，N管和P管不对称的技术问题。实现了在半导体衬底上制备与衬底不同材料纳米线的方法。 1

A CMOS nanowire and its manufacturing method

The invention discloses a method for manufacturing CMOS stacked nanowires, including: providing semiconductor substrates, including the N well area and the P well area, and preparing stacked nanowires on the semiconductor substrate, including the first stacked nanowires and the second stacked nanowires in the N well area, the semiconductor thin film on the first stacked nanowires, and the semi conductors. The first semiconductor material on the body substrate is different from the second semiconductor material of the semiconductor film; the first stacked nanowires are oxidized and annealed, and the oxide is removed. The semiconductor atoms in the semiconductor film are diffused into the first stacked nanowires to form the first nanowires, and the nanowires and the eyes are stacked at second. The standard first nanoscale deposition gate electrode material. It is used to solve the technical problems of low PMOS hole mobility and asymmetric N tube and P tube in CMOS nanowires prepared on silicon substrate in the prior art. A method of preparing nanowires with different materials on the semiconductor substrate has been realized. One

【技术实现步骤摘要】
一种CMOS纳米线及其制造方法
本专利技术涉及半导体领域，尤其涉及一种CMOS堆叠纳米线及其制造方法。
技术介绍
在过去的40年中，器件的尺寸越来越小，为了解决更小尺寸的需求，新的器件结构得到越来越多的研究。其中，纳米线工艺被普遍认为是可以推动CMOS的比例缩小直到极限的工艺。大量的研究集中于在传统的器件结构的基础上，将不同的工艺和材料创新引入纳米线中以提高器件的电学性能。当前现有的CMOS纳米线制造工艺，比较成熟的是硅衬底制备工艺，往往是在硅衬底上制备硅纳米线，然而，由于硅材料空穴迁移率太低，现有CMOS器件中N管和P管的对称性很差，即两者上升时间下降时间不相等、高低电平的噪声容限不一样、充电放电的时间不相等。也就是说，现有技术中在硅衬底上制备的CMOS器件中由于PMOS空穴迁移率低造成的不对称的技术问题。
技术实现思路
本专利技术通过提供一种CMOS纳米线及其制造方法，解决了现有技术中在硅衬底上制备的CMOS器件中由于PMOS空穴迁移率低造成的不对称的技术问题。一方面，为解决上述技术问题，本专利技术的实施例提供了如下技术方案：一种CMOS堆叠纳米线的制造方法，包括：提供半导体衬底，所述半导体衬底包括N阱区和P阱区；在所述半导体衬底上制备堆叠纳米线，所述堆叠纳米线包括：所述N阱区的第一堆叠纳米线和所述P阱区的第二堆叠纳米线；在所述第一堆叠纳米线上沉积半导体薄膜，其中，所述半导体衬底的第一半导体材料与所述半导体薄膜的第二半导体材料不相同；对所述第一堆叠纳米线进行氧化以及退火，并且去除生成的氧化物，促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线；在所述第二堆叠纳米线和所述目标第一纳米线上沉积栅电极材料，形成栅极。可选的，所述半导体衬底为硅衬底；所述半导体薄膜为SiGe薄膜或Ge薄膜；所述促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线，包括：促使所述半导体薄膜中的Ge原子扩散进入所述第一堆叠纳米线,形成SiGe纳米线或Ge纳米线。可选的，所述第二半导体材料为非晶材料、单晶材料或多晶材料。可选的，所述在所述半导体衬底上制备堆叠纳米线，包括：刻蚀所述半导体衬底，在所述N阱区形成带凹口结构的第一鳍片结构，在所述P阱区形成带凹口结构的第二鳍片结构；在所述第一鳍片结构和所述第二鳍片结构上形成假栅及假栅的侧墙；在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，其中，所述源漏区材料分别位于所述假栅的两侧；去除假栅；氧化所述第一鳍片结构和所述第二鳍片结构，并去除氧化形成的氧化物，形成所述第一堆叠纳米线和所述第二堆叠纳米线。可选的，所述鳍片结构上的凹口结构的数量与所述堆叠纳米线的根数对应。可选的，所述在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，包括：刻蚀所述第一鳍片结构和所述第二鳍片结构的假栅两侧，形成凹陷区；在所述第二鳍片结构上沉积保护材料；在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成PMOS的源区和漏区；去除所述第二鳍片结构上的保护材料，并在所述第一鳍片结构上沉积保护材料；在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成NMOS的源区和漏区。可选的，所述在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，包括：刻蚀所述第一鳍片结构和所述第二鳍片结构的假栅两侧，形成凹陷区；在所述第一鳍片结构上沉积保护材料；在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成NMOS的源区和漏区；去除所述第一鳍片结构上的保护材料，并在所述第二鳍片结构上沉积保护材料；在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成PMOS的源区和漏区。可选的，所述在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，包括：在所述第一鳍片结构上生长源漏区材料，其中，所述源漏区材料的晶格常数比所述目标纳米线沟道区材料的晶格常数大；所述在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，包括：在所述第二鳍片结构上刻蚀并生长源漏区材料，其中，所述源漏区材料的晶格常数比所述目标纳米线沟道区材料的晶格常数小。可选的，所述第二鳍片结构两侧的源漏区材料为Si、SiGe或SiC；当所述目标第一纳米线为Si1-xGex纳米线时，所述第一鳍片结构两侧的源漏区材料为Si1-yGey，其中，x和y为自然数，x<y；当所述目标第一纳米线为Ge纳米线时，所述第一鳍片结构两侧的源漏区材料为GeSn或三五族化合物半导体材料。可选的，所述对所述第一堆叠纳米线进行氧化以及退火，并且去除生成的氧化物，包括：在干氧氛围中对所述第一堆叠纳米线进行氧化，并在氮气或者氮气氢气混合的氛围中对所述第一堆叠纳米线进行退火，其中，对所述第一堆叠纳米线进行氧化和退火的温度均低于SiGe的熔点，其中，对所述第一堆叠纳米线进行氧化和对所述第一堆叠纳米线进行退火交替进行。可选的，所述目标第一纳米线的材质与所述半导体薄膜中原子浓度、所述第一堆叠纳米线的直径和对所述第一堆叠纳米线进行氧化退火的工艺参数均相关。可选的，在所述第一堆叠纳米线上沉积半导体薄膜之前，还包括：在所述第二堆叠纳米线上沉积保护材料；在所述第二堆叠纳米线和所述目标第一纳米线上沉积栅电极材料之前，还包括：去除所述第二堆叠纳米线上沉积的保护材料。另一方面，提供一种CMOS堆叠纳米线，包括：半导体衬底，所述半导体衬底包括N阱区和P阱区；目标第一纳米线，制备在所述N阱区内作为沟道区，其中，所述半导体衬底的第一半导体材料与所述目标第一纳米线的第二半导体材料不相同；第二堆叠纳米线，制备在所述P阱区内作为沟道区，其中，所述半导体衬底的第一半导体材料与所述第二堆叠纳米线的半导体材料相同；PMOS的源区和漏区，所述PMOS的源区和漏区分别位于所述目标第一纳米线的两侧；NMOS的源区和漏区，所述NMOS的源区和漏区分别位于所述第二堆叠纳米线的两侧；PMOS的栅极，沉积接触于所述目标第一纳米线；NMOS的栅极，沉积接触于所述第二堆叠纳米线。可选的，所述半导体衬底为硅衬底；所述目标第一纳米线为SiGe纳米线或Ge纳米线；所述第二堆叠纳米线为Si纳米线。可选的，所述N阱区制备有第一鳍片结构，所述P阱区制备有第二鳍片结构；所述目标第一纳米线位于所述第一鳍片结构上，所述第二堆叠纳米线位于所述第二鳍片结构上。可选的，所述目标第一纳米线包括多根线状沟道区，所述第二堆叠纳米线包括多根线状沟道区。可选的，所述多根线状沟道区之间填充有栅极的栅极材料。可选的，所述第一鳍片结构两侧源漏区材料的晶格常数比所述目标第一纳米线沟道区材料的晶格常数大；所述第二鳍片结构两侧源漏区材料的晶格常数比所述第二堆叠纳米线沟道区材料的晶格常数小。可选的，所述第二鳍片结构两侧的源漏区材料为SiC；当所述目标第一纳米线为Si1-xGex纳米线时，所述第一鳍片结构两侧的源漏区材料为Si1-yGey，其中，x和y为自然数，x<y；当所述目标第一纳米线为Ge纳米线时，所述第一鳍片结构两侧的源漏区材料为GeSn或三五族化合物半导体材料。本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：本申请本文档来自技高网...

【技术保护点】
1.一种CMOS纳米线的制造方法，其特征在于，包括：

【技术特征摘要】
1.一种CMOS纳米线的制造方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括N阱区和P阱区；在所述半导体衬底上制备堆叠纳米线，所述堆叠纳米线包括：所述N阱区的第一堆叠纳米线和所述P阱区的第二堆叠纳米线；在所述第一堆叠纳米线上沉积半导体薄膜，其中，所述半导体衬底的第一半导体材料与所述半导体薄膜的第二半导体材料不相同；对所述第一堆叠纳米线进行氧化和退火，并且去除生成的氧化物，促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线；在所述第二堆叠纳米线和所述目标第一纳米线上沉积栅电极材料，形成栅极。2.如权利要求1所述的方法，其特征在于：所述半导体衬底为硅衬底；所述半导体薄膜为SiGe薄膜或Ge薄膜；所述促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线，包括：促使所述半导体薄膜中的Ge原子扩散进入所述第一堆叠纳米线,形成SiGe纳米线或Ge纳米线。3.如权利要求1所述的方法，其特征在于，所述第二半导体材料为非晶材料、单晶材料或多晶材料。4.如权利要求1所述的方法，其特征在于，所述在所述半导体衬底上制备堆叠纳米线，包括：刻蚀所述半导体衬底，在所述N阱区形成带凹口结构的第一鳍片结构，在所述P阱区形成带凹口结构的第二鳍片结构；在所述第一鳍片结构和所述第二鳍片结构上形成假栅及假栅的侧墙；在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，其中，所述源漏区材料分别位于所述假栅的两侧；去除假栅；氧化所述第一鳍片结构和所述第二鳍片结构，并去除氧化形成的氧化物，形成所述第一堆叠纳米线和所述第二堆叠纳米线。5.如权利要求4所述的方法，其特征在于，所述鳍片结构上的凹口结构的数量与所述堆叠纳米线的根数对应。6.如权利要求4所述的方法，其特征在于，所述在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，包括：刻蚀所述第一鳍片结构和所述第二鳍片结构的假栅两侧，形成凹陷区；在所述第二鳍片结构上沉积保护材料；在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成PMOS的源区和漏区；去除所述第二鳍片结构上的保护材料，并在所述第一鳍片结构上沉积保护材料；在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成NMOS的源区和漏区。7.如权利要求4所述的方法，其特征在于，所述在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，包括：刻蚀所述第一鳍片结构和所述第二鳍片结构的假栅两侧，形成凹陷区；在所述第一鳍片结构上沉积保护材料；在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成NMOS的源区和漏区；去除所述第一鳍片结构上的保护材料，并在所述第二鳍片结构上沉积保护材料；在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成PMOS的源区和漏区。8.如权利要求6或7所述的方法，其特征在于：所述在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，包括：在所述第一鳍片结构上生长源漏区材料，其中，所述源漏区材料的晶格常数比所述目标纳米线沟道区材料的晶格常数大，；所述在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，包括：在所述第二鳍片结构上刻蚀并生长源漏区材料，其中，所述源漏区材料的晶格常数比所述目标纳米线沟道区材料的晶格常数小，。9.如权...

【专利技术属性】
技术研发人员：马雪丽，王晓磊，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11