非易失性半导体存储装置制造方法及图纸

本发明专利技术提供一种非易失性半导体存储装置，与现有技术相比，该装置可以减少数据读取动作时由电压变动导致的读取误动作，进而可以降低由电压变动导致的功耗增加。在该非易失性半导体存储装置(1)中，当发生制造不良时，与如现有的施加不同电压值的可能性较高的不同种类的漏极侧选择栅极和源极侧选择栅极连接而导致整个非易失性半导体存储装置中产生电压变动的情况相比，可以减少数据读取动作时由电压变动导致的读取误动作，进而可以降低由意外电压变动导致的功耗增加。

【技术实现步骤摘要】
【国外来华专利技术】非易失性半导体存储装置
本专利技术涉及一种非易失性半导体存储装置。
技术介绍
以往，特开2011-129816号公报(专利文献1)中公开了一种在两个选择栅极构造体之间配置有存储器栅极构造体的存储器单元(专利文献1，参照图15)。实际上，在该存储器单元中，包括连接有位线的漏极区域和连接有源极线的源极区域，在所述漏极区域与源极区域之间的阱上，依次配置形成有一选择栅极构造体、存储器栅极构造体及另一选择栅极构造体。在具有这种结构的存储器单元中，在存储器栅极构造体中设置有电荷存储层，通过将电荷注入到所述电荷存储层来写入数据，或者通过抽出电荷存储层内的电荷来擦除数据。在此，图9是示出现有的非易失性半导体存储装置100的电路结构的一例的示意图。在这种情况下，在非易失性半导体存储装置100中，例如多个存储器单元102a、102b、102c、102d、102e、102f、102g、102h以矩阵状配置，在行方向上排列的每存储器单元102a，102b、102c，102d、102e，102f、102g，102h分别构成存储器单元形成部101a、101b、101c、101d。此外，在非易失性半导体存储装置100中，在存储器单元102a，102b、102c，102d、102e，102f、102g，102h中，在列方向上排列的存储器单元102a、102c、102e、102g(102b、102d、102f、102h)共用一个位线BL1(BL2)，并且将预定的位电压一律可施加到各个位线BL1、BL2。此外，在该非易失性半导体存储装置100中，例如每个存储器单元形成部101a、101b、101c、101d可共用存储器栅极线MGL1、MGL2、MGL3、MGL4和漏极侧选择栅极线DGL1、DGL2、DGL3、DGL4，并且将预定的电压可分别施加到各个存储器栅极线MGL1、MGL2、MGL3、MGL4和各个漏极侧选择栅极线DGL1、DGL2、DGL3、DGL4。并且，在该非易失性半导体存储装置100中，所有的存储器单元102a、102b、102c、102d、102e、102f、102g、102h共用一个源极侧选择栅极线SGL和一个源极线SL，并且将预定的源极栅电压施加到源极侧选择栅极线SGL，将预定的源电压施加到源极线SL。各个存储器单元102a、102b、102c、102d、102e、102f、102g、102h具有相同的结构，例如，存储器单元102a包括连接有存储器栅极线MGL1的存储器栅极MG、连接有漏极侧选择栅极线DGL1的漏极侧选择栅极DG及连接有源极侧选择栅极线SGL的源极侧选择栅SG。并且，在各存储器单元102a、102b、102c、102d、102e、102f、102g、102h中，通过由存储器栅极MG和沟道层之间的电压差导致的量子隧道效应，电荷被注入到电荷存储层EC内，从而成为数据被写入的状态。在此，在这种现有的非易失性半导体存储装置100中，例如，在进行读取写入在第一行第一列的存储器单元102a的数据的数据读取动作时，将1.5V的读取电压可施加到与读取数据的存储器单元(以下也称为数据读取单元)102a连接的位线BL1，将0V的读取禁止电压可施加到仅与不读取数据的存储器单元102b、102d、102f、102h连接的位线BL2。另外，此时，在非易失性半导体存储装置100中，在存储器栅极线MGL1、MGL2、MGL3、MLG4中可被施加0V，在源极侧选择栅极线SGL可被施加1.5V，在源极线SL可被施加0V。并且，此时，在非易失性半导体存储装置100中，1.5V的读取栅电压可被施加到与数据读取单元102a连接的漏极侧选择栅极线DGL1，0V的读取禁止栅电压可被施加到仅与不读取数据的存储器单元102c、102d、102e、102f、102g、102h连接的漏极侧选择栅极线DGL2、DGL3、DGL4。由此，在数据读取单元102a中，与位线BL1连接的漏极侧选择栅极DG正下方的阱成为导通状态，但在电荷存储在电荷存储层EC中时(当写入有数据时)，存储器栅极MG正下方的阱成为非导通状态，源极线SL和位线BL1之间的电连接被阻断，并且位线BL1的1.5V的读取电压可保持原样。另一方面，当在数据读取单元102a的电荷存储层EC中没有存储有电荷时(当数据未被写入时)，存储器栅极MG正下方的阱成为导通状态，0V的源极线SL和1.5V的位线BL1通过数据读取单元102a电连接，通过0V的源极线SL，被施加到位线BL的1.5V的读取电压将降低。并且，此时，在与数据读取单元102a共用位线BL1的其他存储器单元102c、102e、102g中，由于漏极侧选择栅极线DGL2、DGL3、DGL4与位线BL1之间的电压差，漏极侧选择栅极DG正下方的阱成为非导通状态，对位线BL1的1.5V的读取电压不产生影响。因此，在非易失性半导体存储装置100中，通过检测位线BL1的读取电压是否发生变化，可以检测电荷是否存储在数据读取单元102a的电荷存储层EC中。接着，对设置在这样的非易失性半导体存储装置100中的存储器单元形成部101a、101b、101c、101d中的例如存储器单元形成部101b的平面布局进行说明。图10A是示出从半导体基板的上方看存储器单元形成部101b时的平面布局的一例的示意图。并且，在此，对在存储器单元形成部101b设置有三个存储器单元102c、102d、102i的情况进行说明。存储器单元形成部101b具有配置有存储器单元102c、102d、102i的存储器单元区域ER3，一选择栅极连接器区域ER6配置在该存储器单元区域ER3的一侧端部，而另一选择栅极连接器区域ER7配置在所述存储器单元区域ER3的另一侧端部。另外，选择栅极非形成区域ER1(ER5)配置在选择栅极连接器区域ER6(ER7)的端部。在这种情况下，在存储器单元形成部101b中，从一选择栅极非形成区域ER1到一选择栅极连接器区域ER6、存储器单元区域ER3、另一选择栅极连接器区域ER7及另一选择栅极非形成区域ER5，带状的存储器栅极MG延伸，例如，存储栅极连接器MGC设置在选择栅极非形成区域ER1、ER5的存储器栅极MG上。在存储器单元区域ER3中，在半导体基板表面形成有具有预定形状的阱W，例如，在阱W中以带状形成的存储器配置区域W1、W2、W3，交叉配置有存储器栅极MG。在此，存储器配置区域W1、W2、W3以存储器栅极MG为边界，被分成源极区域WS侧和漏极区域WD侧。在存储器单元形成部101b中，各存储器配置区域W1、W2、W3的源极区域WS彼此连接，通过与源极线SL(图9)连接的柱状源极连接器SC将预定的源电压一律施加到各个源极区域WS。另外，在存储器单元形成部101b中，存储器配置区域W1、W2、W3的各漏极区域WD彼此分离，通过分别设置在各个漏极区域WD的位线连接器，从不同的位线BL1、BL2、…分别向各漏极区域WD可被施加预定的位电压。在存储器单元形成部101b的存储器单元区域ER3中，存储器栅极MG的一侧壁112配置在阱W的漏极区域WD侧，并且沿所述侧壁112形成有漏极侧选择栅极DG。另一方面，存储器栅极MG的另一侧壁111配置在阱W的源极区域WS侧，并本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于，至少包括：一存储器单元形成部，在一方向上延伸设置，并且存储器栅极沿长度方向延伸设置；及另一存储器单元形成部，在一方向上延伸设置，并且存储器栅极沿长度方向延伸设置，所述一存储器单元形成部和所述另一存储器单元形成部以预定距离并行配置在半导体基板上，所述一存储器单元形成部和所述另一存储器单元形成部包括：第一选择栅极构造体，在所述半导体基板的阱上夹着第一选择栅极绝缘膜具有第一选择栅极；第二选择栅极构造体，在所述阱上夹着第二选择栅极绝缘膜具有第二选择栅极；及存储器栅极构造体，在所述第一选择栅极构造体与所述第二选择栅极构造体之间夹着侧壁隔板设置，并且在所述阱上依次层叠下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜及所述存储器栅极，在所述一存储器单元形成部的长度方向端部与所述另一存储器单元形成部的长度方向端部之间，没有形成有所述第一选择栅极和所述第二选择栅极，并且具有将所述一存储器单元形成部的长度方向端部和所述另一存储器单元形成部的长度方向端部通过存储器栅极连接的选择栅极非形成区域，在所述一存储器单元形成部和所述另一存储器单元形成部的所述存储器栅极，在第一侧壁侧设置有所述第一选择栅极，所述第一侧壁侧是在由所述一存储器单元形成部、所述另一存储器单元形成部及所述选择栅极非形成区域包围的区域围绕的内周壁。...

【技术特征摘要】
【国外来华专利技术】2015.10.01 JP 2015-1956381.一种非易失性半导体存储装置，其特征在于，至少包括：一存储器单元形成部，在一方向上延伸设置，并且存储器栅极沿长度方向延伸设置；及另一存储器单元形成部，在一方向上延伸设置，并且存储器栅极沿长度方向延伸设置，所述一存储器单元形成部和所述另一存储器单元形成部以预定距离并行配置在半导体基板上，所述一存储器单元形成部和所述另一存储器单元形成部包括：第一选择栅极构造体，在所述半导体基板的阱上夹着第一选择栅极绝缘膜具有第一选择栅极；第二选择栅极构造体，在所述阱上夹着第二选择栅极绝缘膜具有第二选择栅极；及存储器栅极构造体，在所述第一选择栅极构造体与所述第二选择栅极构造体之间夹着侧壁隔板设置，并且在所述阱上依次层叠下部栅极绝缘膜、电荷存储层、上部栅极绝缘膜及所述存储器栅极，在所述一存储器单元形成部的长度方向端部与所述另一存储器单元形成部的长度方向端部之间，没有形成有所述第一选择栅极和所述第二选择栅极，并且具有将所述一存储器单元形成部的长度方向端部和所述另一存储器单元形成部的长度方向端部通过存储器栅极连接的选择栅极非形成区域，在所述一存储器单元形成部和所述另一存储器单元形成部的所述存储器栅极，在第一侧壁侧设置有所述第一选择栅极，所述第一侧壁侧是在由所述一存储器单元形成部、所述另一存储器单元形成部及所述选择栅极非形成区域包围的区域围绕的内周壁。2.根据权利要求1所述的非易失性半导体存储装...

【专利技术属性】
技术研发人员：大和田福夫，川嶋泰彦，吉田信司，谷口泰弘，樱井良多郎，品川裕，葛西秀男，奥山幸祐，
申请(专利权)人：株式会社佛罗迪亚，
类型：发明
国别省市：日本,JP