半导体装置及其制造方法制造方法及图纸

本发明专利技术公开了一种半导体装置及其制造方法。该方法包括：提供衬底结构，其包括衬底以及形成在衬底上的层间电介质层，层间电介质层包括用于半导体装置的多个沟槽，该多个沟槽在其底部处露出衬底的部分表面，该多个沟槽至少包括分别用于在其中形成第一晶体管、第二晶体管和第三晶体管的栅极结构的第一沟槽、第二沟槽和第三沟槽；在多个沟槽的底部的衬底表面上形成界面层；在界面层上以及在多个沟槽的侧壁上形成高k电介质层；在第三沟槽的高k电介质层上形成第一PMOS功函数调节层；在多个沟槽中形成第二PMOS功函数调节层；在多个沟槽中形成NMOS功函数调节层；以及在多个沟槽中形成阻挡层和在阻挡层上的金属电极层。

Semiconductor devices and their manufacturing methods

The invention discloses a semiconductor device and a manufacturing method. The method includes providing a substrate structure, which comprises a substrate and formed on the substrate layer between the dielectric layer, an interlayer dielectric layer includes a plurality of grooves of the semiconductor device, the plurality of grooves exposed at the bottom surface of the substrate, the plurality of grooves respectively for at least comprises a first transistor, formed therein the second transistor and the third transistor gate structure of the first trench, the second and third trenches; interface layer formed on the surface of the substrate a plurality of grooves on the bottom; the formation of high k dielectric layer in the interface layer and a plurality of grooves on the side wall of the first layer; regulation of the work function of PMOS in high k dielectric layer third the trenches formed; adjusting layer second PMOS function in a plurality of grooves; the work function of NMOS in regulating layer forming a plurality of grooves; and the formation of barrier layer and a plurality of trenches in the The metal electrode layer on the barrier layer.

【技术实现步骤摘要】
半导体装置及其制造方法
本专利技术涉及半导体
，特别涉及一种半导体装置及其制造方法。
技术介绍
图1是示意性地示出现有技术中的SRAM(StaticRandomAccessMemory，静态随机存储器)的电路结构示意图。如图1所示，传统的SRAM包括6个晶体管，分别为对称设置的两个上拉晶体管(Pulluptransistor，PU)11和14、两个下拉晶体管(Pulldowntransistor，PD)12和15，以及两个传输门晶体管(Passgatetransistor，PG)13和16。在SRAM中，上拉晶体管通常为PMOS晶体管，其栅极结构一般采用PMOS金属栅极膜堆叠。下拉晶体管和传输门晶体管通常为NMOS晶体管，其栅极结构一般采用NMOS金属栅极膜堆叠。对于FinFET(FinField-EffectTransistor，鳍片式场效应晶体管)SRAM来说，其电源电压Vdd可以减小到0.8V以下，静态噪声容限(readnoisemargin)减小，这对于提高SRAM增益来说是一个很大的挑战。在现有技术中，为了提高SRAM的读噪声容限，可以通过提高β比率来实现，其中Ion(PD)为下拉晶体管的导通电流，Ion(PG)为传输门晶体管的导通电流。对于双端口和三端口SRAM来说，β比率尤其难以提高。为了提高SRAM的写容限(writemargin)，可以通过增加γ比率来实现，其中Ion(PG)为传输门晶体管的导通电流，Ion(PU)为上拉晶体管的导通电流。现有技术中，在提高β比率和γ比率方面有限，成为一个比较大的挑战。
技术实现思路
本专利技术的专利技术人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。本专利技术的目的之一是提供一种半导体装置的制造方法。本专利技术的目的之一是提供一种半导体装置。本专利技术的半导体装置可以提高SRAM中的β比率或γ比率。根据本专利技术的第一方面，提供了一种半导体装置的制造方法，包括：(a)提供衬底结构，所述衬底结构包括衬底以及形成在所述衬底上的层间电介质层，所述层间电介质层包括用于半导体装置的多个沟槽，所述多个沟槽在其底部处露出所述衬底的部分表面，所述多个沟槽至少包括用于在其中形成第一晶体管的栅极结构的第一沟槽、用于在其中形成第二晶体管的栅极结构的第二沟槽和用于在其中形成第三晶体管的栅极结构的第三沟槽；(b)在所述多个沟槽的底部的衬底表面上形成界面层；(c)在所述界面层上以及在所述多个沟槽的侧壁上形成高k电介质层；(d)在所述第三沟槽的所述高k电介质层上形成第一PMOS功函数调节层；(e)在步骤(d)之后，在所述多个沟槽中形成第二PMOS功函数调节层；(f)在步骤(e)之后，在所述多个沟槽中形成NMOS功函数调节层；以及(g)在步骤(f)之后，在所述多个沟槽中形成阻挡层和在所述阻挡层上的金属电极层。在一些实施例中，所述第一PMOS功函数调节层和所述第二PMOS功函数调节层用于增加所述第三晶体管的阈值电压；所述NMOS功函数调节层用于增加所述第一晶体管的阈值电压。在一些实施例中，所述步骤(a)包括在衬底上形成层间电介质层的步骤，其中在衬底上形成层间电介质层之前，所述步骤(a)还包括：对所述衬底中其上将要形成第一沟槽的部分执行第一掺杂，对所述衬底中其上将要形成第二沟槽的部分执行第二掺杂，对所述衬底中其上将要形成第三沟槽的部分执行第三掺杂。在一些实施例中，所述第一掺杂为N型掺杂；所述第二掺杂为第一P型掺杂；所述第三掺杂为第二P型掺杂。在一些实施例中，所述第一掺杂的杂质浓度大于所述第三掺杂的杂质浓度。在一些实施例中，所述第一掺杂的杂质浓度为1×1016至1×1017atom/cm3；所述第二掺杂的杂质浓度为1×1016至3×1018atom/cm3；所述第三掺杂的杂质浓度为1×1016至1×1017atom/cm3。在一些实施例中，所述步骤(d)包括：(d1)在所述多个沟槽的所述高k电介质层上形成第一PMOS功函数调节层；以及(d2)去除所述第一沟槽和所述第二沟槽中的第一PMOS功函数调节层以露出所述高k电介质层。在一些实施例中，所述多个沟槽还包括用于在其中形成逻辑PMOS装置的栅极结构的第四沟槽和用于在其中形成逻辑NMOS装置的栅极结构的第五沟槽，所述第四沟槽和所述第五沟槽在底部露出所述衬底的部分表面；所述步骤(d)还包括：在所述第四沟槽的所述高k电介质层上形成第一PMOS功函数调节层。在一些实施例中，所述多个沟槽还包括用于逻辑PMOS装置的第四沟槽和用于逻辑NMOS装置的第五沟槽，所述第四沟槽和所述第五沟槽在底部露出所述衬底的部分表面；所述步骤(d2)还包括：去除所述第五沟槽中的第一PMOS功函数调节层以露出所述高k电介质层。在一些实施例中，所述第一PMOS功函数调节层和所述第二PMOS功函数调节层的材料分别包括：氮化钛；所述NMOS功函数调节层的材料包括：碳化钛铝。在一些实施例中，所述NMOS功函数调节层的厚度大于所述第一PMOS功函数调节层与所述第二PMOS功函数调节层的厚度之和。在一些实施例中，所述第一PMOS功函数调节层的厚度为5至所述第二PMOS功函数调节层的厚度为10至所述NMOS功函数调节层的厚度为30至在一些实施例中，所述界面层的材料包括：二氧化硅；所述阻挡层的材料包括：氮化钛；所述金属电极层的材料包括：钨。在一些实施例中，所述界面层的厚度为5至所述高k电介质层的厚度为5至所述阻挡层的厚度为15至在一些实施例中，所述第一晶体管为用于SRAM中的上拉晶体管；所述第二晶体管为用于SRAM中的下拉晶体管；所述第三晶体管为用于SRAM中的传输门晶体管。根据本专利技术的第一方面，提供了一种半导体装置，包括：衬底；形成在所述衬底上的层间电介质层，所述层间电介质层包括用于半导体装置的多个沟槽，所述多个沟槽在其底部处露出所述衬底的部分表面，所述多个沟槽至少包括用于在其中形成第一晶体管的栅极结构的第一沟槽、用于在其中形成第二晶体管的栅极结构的第二沟槽和用于在其中形成第三晶体管的栅极结构的第三沟槽；在所述多个沟槽的底部的衬底表面上的界面层；在所述界面层上以及在所述多个沟槽的侧壁上的高k电介质层；在所述第三沟槽的所述高k电介质层上的第一PMOS功函数调节层；在所述第一和第二沟槽的高k电介质层上以及在所述第三沟槽的第一PMOS功函数调节层上的第二PMOS功函数调节层；在所述第一、第二和第三沟槽的第二PMOS功函数调节层上的NMOS功函数调节层；以及在所述第一、第二和第三沟槽的NMOS功函数调节层上的阻挡层和在所述阻挡层上的金属电极层。在一些实施例中，所述第一PMOS功函数调节层和所述第二PMOS功函数调节层用于增加所述第三晶体管的阈值电压；所述NMOS功函数调节层用于增加所述第一晶体管的阈值电压。在一些实施例中，在所述衬底中其上形成有第一沟槽的部分包含有N型杂质；在所述衬底中其上形成有第二沟槽的部分包含有第一P型杂质；在所述衬底中其上形成有第三沟槽的部分包含有第二P型杂质。在一些实施例中，所述N型杂质的杂质浓度大于所述第二P型杂质的杂质浓度。在一些实施例中，所述N型杂质的杂质浓度为1×1016至1×1017atom/cm3；所述第一P型杂质的杂质浓度为1×10本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，其特征在于，包括：(a)提供衬底结构，所述衬底结构包括衬底以及形成在所述衬底上的层间电介质层，所述层间电介质层包括用于半导体装置的多个沟槽，所述多个沟槽在其底部处露出所述衬底的部分表面，所述多个沟槽至少包括用于在其中形成第一晶体管的栅极结构的第一沟槽、用于在其中形成第二晶体管的栅极结构的第二沟槽和用于在其中形成第三晶体管的栅极结构的第三沟槽；(b)在所述多个沟槽的底部的衬底表面上形成界面层；(c)在所述界面层上以及在所述多个沟槽的侧壁上形成高k电介质层；(d)在所述第三沟槽的所述高k电介质层上形成第一PMOS功函数调节层；(e)在步骤(d)之后，在所述多个沟槽中形成第二PMOS功函数调节层；(f)在步骤(e)之后，在所述多个沟槽中形成NMOS功函数调节层；以及(g)在步骤(f)之后，在所述多个沟槽中形成阻挡层和在所述阻挡层上的金属电极层。

【技术特征摘要】
1.一种半导体装置的制造方法，其特征在于，包括：(a)提供衬底结构，所述衬底结构包括衬底以及形成在所述衬底上的层间电介质层，所述层间电介质层包括用于半导体装置的多个沟槽，所述多个沟槽在其底部处露出所述衬底的部分表面，所述多个沟槽至少包括用于在其中形成第一晶体管的栅极结构的第一沟槽、用于在其中形成第二晶体管的栅极结构的第二沟槽和用于在其中形成第三晶体管的栅极结构的第三沟槽；(b)在所述多个沟槽的底部的衬底表面上形成界面层；(c)在所述界面层上以及在所述多个沟槽的侧壁上形成高k电介质层；(d)在所述第三沟槽的所述高k电介质层上形成第一PMOS功函数调节层；(e)在步骤(d)之后，在所述多个沟槽中形成第二PMOS功函数调节层；(f)在步骤(e)之后，在所述多个沟槽中形成NMOS功函数调节层；以及(g)在步骤(f)之后，在所述多个沟槽中形成阻挡层和在所述阻挡层上的金属电极层。2.根据权利要求1所述半导体装置的制造方法，其特征在于，所述第一PMOS功函数调节层和所述第二PMOS功函数调节层用于增加所述第三晶体管的阈值电压；所述NMOS功函数调节层用于增加所述第一晶体管的阈值电压。3.根据权利要求1所述半导体装置的制造方法，其特征在于，所述步骤(a)包括在衬底上形成层间电介质层的步骤，其中在衬底上形成层间电介质层之前，所述步骤(a)还包括：对所述衬底中其上将要形成第一沟槽的部分执行第一掺杂，对所述衬底中其上将要形成第二沟槽的部分执行第二掺杂，对所述衬底中其上将要形成第三沟槽的部分执行第三掺杂。4.根据权利要求3所述半导体装置的制造方法，其特征在于，所述第一掺杂为N型掺杂；所述第二掺杂为第一P型掺杂；所述第三掺杂为第二P型掺杂。5.根据权利要求3或4所述半导体装置的制造方法，其特征在于，所述第一掺杂的杂质浓度大于所述第三掺杂的杂质浓度。6.根据权利要求3或4所述半导体装置的制造方法，其特征在于，所述第一掺杂的杂质浓度为1×1016至1×1017atom/cm3；所述第二掺杂的杂质浓度为1×1016至3×1018atom/cm3；所述第三掺杂的杂质浓度为1×1016至1×1017atom/cm3。7.根据权利要求1所述半导体装置的制造方法，其特征在于，所述步骤(d)包括：(d1)在所述多个沟槽的所述高k电介质层上形成第一PMOS功函数调节层；以及(d2)去除所述第一沟槽和所述第二沟槽中的第一PMOS功函数调节层以露出所述高k电介质层。8.根据权利要求1所述半导体装置的制造方法，其特征在于，所述多个沟槽还包括用于在其中形成逻辑PMOS装置的栅极结构的第四沟槽和用于在其中形成逻辑NMOS装置的栅极结构的第五沟槽，所述第四沟槽和所述第五沟槽在底部露出所述衬底的部分表面；所述步骤(d)还包括：在所述第四沟槽的所述高k电介质层上形成第一PMOS功函数调节层。9.根据权利要求7所述半导体装置的制造方法，其特征在于，所述多个沟槽还包括用于逻辑PMOS装置的第四沟槽和用于逻辑NMOS装置的第五沟槽，所述第四沟槽和所述第五沟槽在底部露出所述衬底的部分表面；所述步骤(d2)还包括：去除所述第五沟槽中的第一PMOS功函数调节层以露出所述高k电介质层。10.根据权利要求1所述半导体装置的制造方法，其特征在于，所述第一PMOS功函数调节层和所述第二PMOS功函数调节层的材料分别包括：氮化钛；所述NMOS功函数调节层的材料包括：碳化钛铝。11.根据权利要求1所述半导体装置的制造方法，其特征在于，所述NMOS功函数调节层的厚度大于所述第一PMOS功函数调节层与所述第二PMOS功函数调节层的厚度之和。12.根据权利要求1所述半导体装置的制造方法，其特征在于，所述第一PMOS功函数调节层的厚度为5至所述第二PMOS功函数调节层的厚度为10至所述NMOS功函数调节层的厚度为30至13.根据权利要求1所述半导体装置的制造方法，其特征在于，所述界面层的材料包括：二氧化硅；所述阻挡层的材料包括：氮化钛；所述金属电极层的材料包括：钨。14.根据权利要求1所述半导体装置的制造方法，其特征在于，所述界面层的...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31