一种阵列基板及制备方法、显示装置制造方法及图纸

本发明专利技术公开了一种阵列基板及制备方法、显示装置，该阵列基板包括：沟道层；栅极绝缘层，包括并排连接的第一部分和第二部分，设置于所述沟道层上，并且暴露出所述沟道层上的源极和漏极接触区，所述栅极绝缘层的第二部分位于所述栅极绝缘层的第一部分两侧；栅极层，设置于所述栅极绝缘层的第一部分；源极和漏极，与所述沟道层的所述源极和漏极接触区分别对应连接。本发明专利技术的阵列基板，解决因沟道层进行离子注入使其导体化导致阵列基板漏电的问题。

【技术实现步骤摘要】
一种阵列基板及制备方法、显示装置
本专利技术涉及显示
，特别是涉及一种阵列基板及制备方法、显示装置。
技术介绍
目前，IGZO(铟镓锌氧化物)材料逐渐成为新一代阵列基板技术中的沟道层材料，IGZO的载流子迁移率是非晶硅的20～30倍，可以大大提高阵列基板中薄膜晶体管对像素电极的充放电速率，提高像素的响应速度，实现更快的刷新率，同时更快的响应也大大提高了像素的行扫描速率。现有技术中，在对IGZO阵列基板中的沟道层进行离子注入使其导体化处理的过程中，会造成导体化区出现氧空位，并且导体化的沟道层中的氧空位容易向沟道区迁移，从而导致阵列基板出现漏电的问题。
技术实现思路
本专利技术主要提供一种阵列基板及制备方法、显示装置，旨在解决因对阵列基板中的沟道层进行离子注入使其导体化处理的过程中，氧空位向沟道区迁移导致的阵列基板漏电的问题。为解决上述技术问题，本专利技术采用的一个技术方案是：提供一种阵列基板，包括：沟道层；栅极绝缘层，包括并排连接的第一部分和第二部分，设置于所述沟道层上，并且暴露出所述沟道层上的源极和漏极接触区，所述栅极绝缘层的第二部分位于所述栅极绝缘层的第一部分两侧；栅极层，设置于所述栅极绝缘层的第一部分；源极和漏极，与所述沟道层的所述源极和漏极接触区分别对应连接。为解决上述技术问题，本专利技术采用的另一个技术方案是：提供一种阵列基板的制备方法，所述方法包括：形成沟道层；在所述沟道层上依次形成栅极绝缘层和栅极层，所述栅极绝缘层包括并排连接的第一部分和第二部分，并且暴露出所述沟道层上的源极和漏极接触区，所述栅极绝缘层的第二部分位于所述栅极绝缘层的第一部分两侧，所述栅极层形成于所述栅极绝缘层的第一部分上；以及形成源极和漏极，与所述沟道层的所述源极和漏极接触区分别对应连接。为解决上述技术问题，本专利技术采用的另一个技术方案是：一种显示装置，其特征在于，其包括上述阵列基板或上述一种阵列基板的制备方法制备得到的阵列基板。本专利技术的有益效果是：区别于现有技术的情况，本专利技术通过设置在沟道层上的栅极绝缘层第二部分，使得沟道层进行离子注入使其导体化后，被导体化区域的氧空位难以越过作为隔离区的对应栅极绝缘层第二部分的沟道区进而扩散到对应栅极绝缘层第一部分的沟道区，从而解决因为沟道层进行离子注入使其导体化导致阵列基板漏电的问题。附图说明图1是本专利技术阵列基板一实施例的截面示意图；图2是本专利技术阵列基板另一实施例的截面示意图；图3是本专利技术提供的阵列基板的制备方法一实施例的流程示意图；图4是图3提供的制备方法中的形成沟道层的截面示意图；图5是图3提供的制备方法中的形成栅极层和栅极绝缘层的工艺示意图；图6是图5形成的栅极层和栅极绝缘层的截面示意图；图7是图3提供的制备方法制得的阵列基板的截面示意图；图8是本专利技术显示装置一实施例的结构示意图。具体实施方式为使本领域的技术人员更好地理解本专利技术的技术方案，下面结合附图和具体实施方式对本专利技术所提供的一种薄膜晶体管及其制备方法做进一步详细描述。请参阅图1，本专利技术阵列基板一实施例的截面示意图，其中包括：缓冲层101、沟道层102、栅极绝缘层103、栅极层104、源极1051、漏极1052、介电层106。其中，沟道层102可以设置在缓冲层101上，沟道层102包括沟道区1021和源漏极接触区1022，沟道区1021位置与栅极层104对应，源漏极接触区1022是沟道区1021向两侧延伸。其中，栅极绝缘层103，包括并排连接的第一部分1031和第二部分1032，设置于所述沟道层102上，并且暴露出沟道层102上的源极漏极接触区1022，第二部分1031位于第一部分1032的两侧。其中，栅极层104设置于第一部分1031，例如：栅极层104设置于第一部分1031之上，且可以恰好覆盖第一部分1031，当然，也可以不恰好覆盖第一部分1031，也可以大于或小于第一部分1031。进一步地，介电层106均匀覆盖在缓冲层101、沟道层102、第一部分1031、第二部分1032和栅极层104上方。其中，源极1051和漏极1052，贯通于介电层106且分别设置于源漏极接触区1022上。其中，第二部分1032设置于第一部分1031与源极1051之间和设置于第一部分1031与漏极1052之间。在其他一些实施例中，第二部分1032可以设置于第一部分1031与源极1051之间或设置于第一部分1031与漏极1052之间。进一步地，第二部分1032在沟道层102上的垂直投影长度为1-10微米，例如1.2微米、1.4微米、1.6微米、1.8微米、1.9微米、2微米、2.5微米、3微米、4微米、5微米、6微米、7微米、8微米、9微米或10微米。进一步地，第二部分1032可以是第一部分1031向源极1051和/或漏极1052方向上的延伸，即第二部分1032和第一部分1031的材料相同及从源极1051向漏极1052的垂直投影相重叠。其中，沟道层102可以是一种含有铟、镓和锌的非晶氧化物IGZO，主要由In2O3、Ga2O3和ZnO构成，是一种N型半导体材料。其中，栅极绝缘层为硅氧化物层，例如：栅极绝缘层为二氧化硅SiO2层。在其他一些实施例中，第二部分1032可以不与第一部分1031接触、第二部分1032的厚度可以与第一部分1031不同。在本实施例中提供的阵列基板，在离子注入时，以栅极层104作为光罩、第二部分1032作为遮罩，使源漏极接触区1022被离子注入使其导体化的过程中，由于对应第二部分1032部分下方的沟道层102作为隔离区，源漏极接触区1022中的氧空位难以迁移到沟道区1021中，从而解决阵列基板中的源漏极接触区1022进行离子注入使其导体化后，氧空位向沟道区1021迁移导致而导致阵列基板漏电的问题。请参阅图2，本专利技术阵列基板另一实施例的截面示意图，其中，栅极绝缘层的第二部分2032可分别与源极2051和漏极2052相接。在其他一些实施例中，第二部分2032可只与源极2051或漏极2052相接。请一并参阅图3-7，图3是本专利技术提供的阵列基板的制备方法一实施例的流程示意图；图4是图3提供的制备方法中的形成沟道层的截面示意图；图5是图3提供的制备方法中的形成栅极层和栅极绝缘层的工艺示意图；图6是图5形成的栅极层和栅极绝缘层的截面示意图；图7是图3提供的制备方法制得的阵列基板的截面示意图。S301：形成沟道层。其中，准备玻璃基板400，可以通过在玻璃基板基板400用等离子体增强化学气相沉积法形成硅基氧化物SiOx缓冲层401，例如：可以用二氧化硅制成缓冲层401。其中，在缓冲层401上形成一层预备作为沟道层的IGZO层，可采用物理气相沉积法或激光脉冲沉积法，然后进行曝光、显影、刻蚀及剥离制程，进而在得到覆盖缓冲层401的图案化的沟道层402。其中，IGZO是一种含有铟、镓和锌的非晶氧化物，主要由In2O3、Ga2O3和ZnO构成，是一种N型半导体材料。S302：在沟道层上依次形成栅极绝缘层和栅极层，栅极绝缘层包括并排连接的第一部分和第二部分，并且暴露出沟道层上的源极和漏极接触区，栅极绝缘层的第二部分位于栅极绝缘层的第一部分两侧，栅极层形成于栅极绝缘层的第一部分上。其中，在沟道层402上形成一层栅极绝缘层503，可使用化学气相沉积的方法形成本文档来自技高网...

【技术保护点】
一种阵列基板，其特征在于，包括：沟道层；栅极绝缘层，包括并排连接的第一部分和第二部分，设置于所述沟道层上，并且暴露出所述沟道层上的源极和漏极接触区，所述栅极绝缘层的第二部分位于所述栅极绝缘层的第一部分两侧；栅极层，设置于所述栅极绝缘层的第一部分；源极和漏极，与所述沟道层的所述源极和漏极接触区分别对应连接。

【技术特征摘要】
1.一种阵列基板，其特征在于，包括：沟道层；栅极绝缘层，包括并排连接的第一部分和第二部分，设置于所述沟道层上，并且暴露出所述沟道层上的源极和漏极接触区，所述栅极绝缘层的第二部分位于所述栅极绝缘层的第一部分两侧；栅极层，设置于所述栅极绝缘层的第一部分；源极和漏极，与所述沟道层的所述源极和漏极接触区分别对应连接。2.如权利要求1所述的阵列基板，其特征在于，未被所述栅极层覆盖的所述栅极绝缘层的第二部分在所述沟道层上的垂直投影长度为1-10微米。3.如权利要求1或2所述的阵列基板，其特征在于，所述栅极绝缘层的第二部分延伸至所述源极和漏极。4.如权利要求3所述的阵列基板，其特征在于，所述栅极绝缘层的第二部分与所述源极和所述漏极互相接触。5.如权利要求或2所述的阵列基板，其特征在于，所述栅极绝缘层为硅氧化物层。6.一种阵列基板的制备方法，其特征在于，所述方法包括：形成沟道层；在所述沟道层上依次形成栅极绝缘层和栅极层，所述栅极绝缘层包括并排连接的第一部分和第二部分，并且暴露出所述沟道层上的源极和漏极接触区，所述栅极绝缘层的第二部分位于...

【专利技术属性】
技术研发人员：李松杉，徐源竣，刘兆松，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东,44