FPGA晶体管尺寸调整方法技术

本发明专利技术涉及一种FPGA架构探索方法，为将精确的模型与GA算法相结合，通过调整晶体管尺寸，实现延时和面积的折中优化。为此，本发明专利技术，FPGA晶体管尺寸调整方法，步骤如下：1)确定影响FPGA延时的关键参数；2)对各电路建立相应的Elmore延时模型；3)将FPGA的Elmore延时模型与神经网络相结合，建立KBNN延时模型，并对其进行训练，确定使训练误差E

FPGA transistor size adjustment method

The invention relates to a FPGA architecture exploring method, which combines the accurate model with the GA algorithm, and realizes the compromise optimization of the time delay and the area by adjusting the transistor size. Therefore, the present invention, step adjustment method, the transistor size FPGA are as follows: 1) to determine the key parameters affecting the FPGA delay; 2) to establish Elmore models corresponding to each delay circuit; 3) combining the Elmore delay model and neural network FPGA, establish KBNN delay model, and on their training, the training set error E

【技术实现步骤摘要】
FPGA晶体管尺寸调整方法
本专利技术涉及一种FPGA架构探索方法，特别涉及一种FPGA晶体管尺寸调整方法。
技术介绍
在现场可编程门阵列FPGA(Field－ProgrammableGateArray)架构探索过程中，晶体管级设计工具是必不可少的，因为它可以为不同的架构提供精确的延时和面积估计，从而实现架构的评估。晶体管级设计包括为不同的子电路选择电路拓扑以实现架构的选择。而晶体管尺寸调整也可以改善FPGA的面积、延时和功耗。FPGA的设计是一个对不同架构进行晶体管级设计的复杂迭代过程。为了获得正确的晶体管尺寸调整结果，精确的延时和面积模型是必不可少的。目前，有三种方法可以用来估计FPGA的延时。第一种方法，基于数值分析模型完成延时估计。Elmore模型通常被用来计算FPGA的延时。Smith等人使用Elmore模型获得FPGA延时，并将其与GP(GeometricProgramming)算法相结合同时优化高级架构参数和晶体管尺寸实现面积和延时的折中。上述基于分析模型的方法虽然在速度上有很大的优势，但因为其将晶体管进行了线性等效导致精确度不高。第二种方法，对FPGA电路建立一个完整的版图并利用电路仿真工具确定延时。这种方法虽然精确，但利用电路仿真工具HSPICE完成一次完整的架构探索需要6～15小时，耗时较长。第三种方法，将分析模型与电路仿真相结合。如采用两阶段的方法优化面积和延时，在探索阶段使用线性模型，在基于HSPICE的微调阶段使用TILOS算法调整晶体管尺寸。这种方法是上述两种方法在精确度和速度上的折中。然而，电路仿真器的使用仍然会降低架构探索的效率。为了加快设计流程并精确的找到合适的架构，本专利技术利用基于知识神经网络(Knowledge-basedNeuralNetwork,KBNN)获得FPGA的延时，利用改进的最小宽度晶体管模型获得相应的面积，并将两者与GA(GeneticAlgorithm)算法相结合，快速且精确的完成晶体管尺寸调整。KBNN结合了神经网络提供的强大的学习能力和已经建立的FPGA分析模型的延时变化趋势，使神经网络和分析模型彼此互补，既保持了问题间的物理意义，又可以直观地反映各参数之间的关系。所以利用KBNN来构建延时和FPGA架构参数及晶体管尺寸之间的关系，是一种既可以提高模型精度又不会显著增加估计时间的方法。参考文献：[1]A.M.Smith,G.A.Constantinides,P.Y.K.Cheung.FPGAarchitectureoptimizationusinggeometricprogramming[J].Computer-AidedDesignofIntegratedCircuitsandSystems.2010,29(8):1163-1176.[2]C.Chiasson,V.Betz.COFFE:Fully-automatedtransistorsizingforFPGAs[C].Field-ProgrammableTechnology(FPT),Kyoto,2013:34-41.[3]I.Kuon,J.Rose.ExploringareaanddelaytradeoffsinFPGAswitharchitectureandautomatedtransistordesign[J].VeryLargeScaleIntegration(VLSI)Systems.2011,19(1):71-84。
技术实现思路
为克服现有技术的不足，本专利技术旨在提出快速且精确地晶体管尺寸调整方法。其中KBNN延时模型可以保持电路的非线性，而且考虑到了通常会被忽略的逻辑到布线资源之间连线的延时和多路选择器MUX、查找表LUT内部的连线延时；改进的最小宽度晶体管面积模型通过分别计算NMOS和CMOS的面积的方法提高精度。将精确的模型与GA算法相结合，通过调整晶体管尺寸，实现了延时和面积的折中优化。为此，本专利技术采用的技术方案是，FPGA晶体管尺寸调整方法，步骤如下：1)确定影响FPGA延时的关键参数；2)根据FPGA中每一个子电路延时所受参数的影响，对各电路建立相应的Elmore延时模型；3)将FPGA的Elmore延时模型与神经网络相结合，建立KBNN延时模型，并对其进行训练，确定使训练误差Et和验证误差Ev最小的权重Ω和Φ以及隐藏神经元的数量m；4)建立改进的最小宽度晶体管面积模型，估计FPGA岛的面积；5)将延时模型、面积模型与GA算法相结合，实现快速的晶体管尺寸调整。关键参数指8个架构参数，分别为：布线通道宽度W，逻辑块中基本逻辑单元的数量N，查找表LUT的输入数量K，线长L，逻辑块输入数量I，开关块灵活性Fs，逻辑块输入引脚所能连接的布线轨道数目Fcin，逻辑块输出引脚所能连接的布线轨道数目Fcout；FPGA的子电路延时可表示为公式(1)的形式：Tn＝fn(N,K,W,L,I,Fs,Fcin,Fcout,S1,...,Sl)(1)其中，Tn代表FPGA子电路n的延时，1<＝n<＝7，Si是子电路n的各晶体管尺寸，1<＝i<＝l。开关块Elmore延时模型：其中，Cj,SBmux1，Cj,SBmux2分别是开关块多路选择器中一级晶体管和二级晶体管的结电容，Cg,SBdrv1、Cg,SBdrv2是开关块缓冲器中晶体管的栅电容，Cj,SBdrv1、Cj,SBdrv2是开关块缓冲器中晶体管的结电容，Cj,CBmux1是连接块多路选择器的晶体管结电容；其余子电路的延时模型与公式(2)类似。KBNN延时模型结构包括一个多层感知器MLP(MultilayerPerceptron)神经网络和一个知识神经元，公式(1)中的输入参数决定了KBNN结构中输入神经元的个数。每个隐藏神经元的输入γi是这些输入参数的权重和，隐藏神经元中的激活函数采用sigmoid函数，3层MLP的输出神经元是隐藏神经元输出的加权和，3层MLP的输出为延时的估计值与真实值之差，知识神经元为已建立好的基于Elmore的FPGA延时模型，KBNN的输出是3层MLP与知识神经元的输出之和；最后，通过如下算法对KBNN延时模型进行训练，确定使训练误差Et和验证误差Ev最小的输入神经元与隐藏神经元之间的权重Ω和隐藏神经元与MLP输出神经元之间的权重Φ以及隐藏神经元的数量m。本专利技术的特点及有益效果是：1.相较于传统的基于HSPICE的晶体管尺寸调整方法，本专利技术可以在大量迭代的情况下快速完成晶体管尺寸调整，不仅全面考虑了影响延时的参数，而且更加直观地反映了各参数与延时的关系，所得结果可以应用于架构探索工具中。2.利用基于知识的神经网络，在减少训练数据量的同时，保持了FPGA延时中的非线性关系，使结果更加精确。附图说明：图1为架构参数对延时的影响。图2为FPGA子电路中开关块的晶体管级结构和等效RC模型。图3为延时模型的神经网络结构。图4为最小宽度晶体管面积模型。具体实施方式本专利技术提供了一种精确地晶体管尺寸调整方法，在大量设计迭代的要求下，快速找到符合设计目标的结果，最终所得到的优化结果可以应用于架构探索工具中，加快架构探索流程。具体技术方案如下：1)确定影响FPGA延时的关键参数。2)根据FPGA中本文档来自技高网...

【技术保护点】
一种FPGA晶体管尺寸调整方法，其特征是，步骤如下：1)确定影响FPGA延时的关键参数；2)根据FPGA中每一个子电路延时所受参数的影响，对各电路建立相应的Elmore延时模型；3)将FPGA的Elmore延时模型与神经网络相结合，建立KBNN延时模型，并对其进行训练，确定使训练误差E

【技术特征摘要】
1.一种FPGA晶体管尺寸调整方法，其特征是，步骤如下：1)确定影响FPGA延时的关键参数；2)根据FPGA中每一个子电路延时所受参数的影响，对各电路建立相应的Elmore延时模型；3)将FPGA的Elmore延时模型与神经网络相结合，建立KBNN延时模型，并对其进行训练，确定使训练误差Et和验证误差Ev最小的权重Ω和Φ以及隐藏神经元的数量m；4)建立改进的最小宽度晶体管面积模型，估计FPGA岛的面积；5)将延时模型、面积模型与GA算法相结合，实现快速的晶体管尺寸调整。2.如权利要求1所述的FPGA晶体管尺寸调整方法，其特征是，关键参数指8个架构参数，分别为：布线通道宽度W，逻辑块中基本逻辑单元的数量N，查找表LUT的输入数量K，线长L，逻辑块输入数量I，开关块灵活性Fs，逻辑块输入引脚所能连接的布线轨道数目Fcin，逻辑块输出引脚所能连接的布线轨道数目Fcout；FPGA的子电路延时可表示为公式(1)的形式：Tn＝fn(N,K,W,L,I,Fs,Fcin,Fcout,S1,...,Sl)(1)其中，Tn代表FPGA子电路n的延时，1<＝n<＝7，Si是子电路n的各晶体管尺寸，1<＝i<＝l。开关块Elmore延时模型：

【专利技术属性】
技术研发人员：钱涵晶，刘强，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津,12