半导体器件的制造方法技术

一种半导体器件的制造方法，包括：形成半导体衬底，所述半导体衬底中形成有待连接结构；在所述半导体衬底上依次形成介电层和金属硬掩模层；以所述金属硬掩模层为掩模刻蚀所述介电层，在所述介电层内形成露出所述待连接结构的沟槽和通孔；去除所述金属硬掩模层后，向所述沟槽和通孔内填充导电材料，以形成互连结构。本发明专利技术通过刻蚀金属硬掩模层和介电层以形成沟槽和通孔后，向沟槽和通孔内填充导电材料之前去除金属硬掩模层，以释放金属硬掩模层内残留的应力，减小所述应力所引起的介电层形变，使位于介质层中的沟槽和通孔具有较好的形貌，从而减少金属导电层空洞缺陷，进而防止金属方块电阻变高，提高了半导体器件的电性稳定性和可靠性。

Method for manufacturing semiconductor device

Including the method of manufacturing a semiconductor device: forming a semiconductor substrate to be connected structure formed in the semiconductor substrate; a dielectric layer and a metal hard mask layer are sequentially formed on the semiconductor substrate; the metal hard mask layer as a mask for etching the dielectric layer, exposing the the groove connecting structure and a through hole is formed on the dielectric layer; the metal hard mask layer is removed, the conductive fillers to the grooves and the through hole to form an interconnection structure. The present invention by etching a metal hard mask layer and the dielectric layer to form a trench and a via hole, to the grooves and through before removing the metal hard mask layer hole filled with conductive material to release the metal hard mask layer within the residual stress model, dielectric layer deformation reduce the stress caused by the. In the surface of the dielectric layer in the through hole and has good appearance, thereby reducing the metal conductive layer voids, thus preventing the metal sheet resistance becomes high, improves the stability and reliability of power semiconductor devices.

【技术实现步骤摘要】
半导体器件的制造方法
本专利技术涉及半导体领域，尤其涉及一种半导体器件的制造方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸越来越小，后段互连电阻电容(ResistanceCapacitor，简称RC)延迟出现显著增加的趋势，为了减少RC延迟，多孔低介电常数材料在半导体制造中被广泛使用。随着集成电路特征尺寸越来越小，后段沟槽和通孔的刻蚀工艺也变得越来越具有挑战性，为了解决这个问题，引入了金属硬掩模层双大马士革工艺，所述双大马士革工艺是在介电层内形成通孔和沟槽，然后以进行金属材料等填充物填充所述通孔和沟槽的一种常用工艺；双大马士革工艺根据刻蚀方式主要分为先沟槽刻蚀、先通孔刻蚀和沟槽通孔一体化刻蚀等三种技术，目前主要采用沟槽通孔一体化刻蚀。但是现有金属硬掩模层双大马士革工艺容易引起金属导电层空洞缺陷或金属方块电阻变高的问题。
技术实现思路
本专利技术解决的问题是提供一种半导体器件的制造方法，提高通孔填充质量，进而提高半导体器件的电性稳定性和器件可靠性。为解决上述问题，本专利技术提供一种半导体器件的制造方法。包括如下步骤：形成半导体衬底，所述半导体衬底中形成有待连接结构；在所述半导体衬底上形成介电层；在所述介电层上形成金属硬掩模层；以所述金属硬掩模层为掩模刻蚀所述介电层，在所述介电层内形成露出所述待连接结构的沟槽和通孔，所述沟槽底部和通孔顶部相连通且所述沟槽开口尺寸大于所述通孔开口尺寸；形成沟槽和通孔后，去除所述金属硬掩模层；去除所述金属硬掩模层后，向所述沟槽和通孔内填充导电材料，以形成互连结构。可选的，去除所述金属硬掩模层的工艺为干法刻蚀工艺或湿法刻蚀工艺。可选的，去除所述金属硬掩模层的工艺为干法刻蚀工艺，形成所述沟槽和通孔的步骤包括主刻蚀工艺，以及主刻蚀工艺之后的过刻蚀工艺；在主刻蚀工艺之后，过刻蚀工艺之前，采用第一刻蚀工艺去除所述金属硬掩模层，或者，在过刻蚀工艺之后，采用第二刻蚀工艺去除所述金属硬掩模层，或者，在主刻蚀工艺之后过刻蚀工艺之前进行第一刻蚀工艺且在过刻蚀工艺之后进行第二刻蚀工艺以去除所述金属硬掩模层。可选的，所述第一刻蚀工艺采用刻蚀气体或刻蚀气体与中性气体构成的混合气体进行刻蚀；所述第二刻蚀工艺采用刻蚀气体进行刻蚀。可选的，所述第一刻蚀工艺为等离子体干法刻蚀，工艺温度为40℃至80℃，工艺低频功率为0W，工艺高频功率为100W至200W，压强为20mTorr至60mTorr，工艺时间为10秒至20秒。可选的，所述第一刻蚀工艺采用的刻蚀气体为CF4或NF3。可选的，所述第一刻蚀工艺采用的刻蚀气体的气体流量为100sccm至500sccm。可选的，所述第一刻蚀工艺采用刻蚀气体与中性气体构成的混合气体，所述刻蚀气体为CF4或NF3，所述中性气体为氩气、氦气或氮气。可选的，所述刻蚀气体和所述中性气体的体积比为3:2至3:1。可选的，所述第一刻蚀工艺采用的刻蚀气体的气体流量为100sccm至500sccm，所述第一刻蚀工艺采用的中性气体的气体流量为100sccm至500sccm。可选的，所述第二刻蚀工艺采用的刻蚀气体为CF4或NF3。可选的，所述第二刻蚀工艺采用的刻蚀气体的气体流量为100sccm至500sccm。可选的，所述第二刻蚀工艺为等离子体干法刻蚀，工艺温度为40℃至80℃，工艺低频功率为0W，工艺高频功率为100W至200W，压强为20mTorr至60mTorr，工艺时间为10秒至20秒。可选的，去除所述金属硬掩模层的工艺为湿法刻蚀工艺，形成所述沟槽和通孔的步骤包括主刻蚀工艺和过刻蚀工艺；在过刻蚀工艺之后，采用刻蚀溶液去除所述金属硬掩模层。可选的，所述刻蚀溶液为羟胺基溶液和H2O2构成的混合溶液。可选的，所述羟胺基溶液和H2O2构成的混合溶液中，羟胺基溶液与H2O2溶液的体积比为1:3至1:5。可选的，所述制造方法还包括：向所述沟槽和通孔内填充金属导电材料之前，在所述沟槽和通孔侧壁、所述通孔底部形成籽晶层。可选的，所述制造方法还包括：在形成介电层之前，在所述半导体衬底上形成刻蚀阻挡层；在形成介电层之后，金属硬掩模层之前，在介电层上形成氧化层；在形成金属硬掩模层之后，在金属硬掩模层上形成硬掩模覆盖层；形成沟槽和通孔的步骤包括：刻蚀所述硬掩模覆盖层、金属硬掩模层、氧化层以及介电层，且以所述刻蚀阻挡层作为停止层。可选的，所述金属硬掩模层的材料为氮化钛、钛或氮化铜。与现有技术相比，本专利技术的技术方案具有以下优点：通过刻蚀所述金属硬掩模层和介电层以形成沟槽和通孔后，向所述沟槽和通孔内填充导电材料之前完全去除所述金属硬掩模层，以释放所述金属硬掩模层内残留的应力，减小所述应力所引起的介电层形变，使位于介质层中的沟槽和通孔具有较好的形貌，从而减少互连结构中的空洞缺陷，进而防止互连结构方块电阻变高，提高了半导体器件的电性稳定性和可靠性。附图说明图1至图2是是现有技术的半导体器件的制造方法各步骤对应结构示意图；图3至图10是本专利技术半导体器件的制造方法一实施例中各步骤对应结构示意图。具体实施方式在现有技术中，金属互连结构的形成过程容易在金属导电层中形成空洞缺陷。参考图1至图2，示出了现有技术采用沟槽通孔一体化形成通孔和沟槽一实施例的剖面结构示意图。形成通孔和沟槽的方法包括：在已沉积的介电层100上沉积一层氮化钛层110作为第一掩模层，通过干法刻蚀工艺图形化所述第一掩模层，形成部分沟槽；然后沉积第二掩模层，所述第二掩模层覆盖所述第一掩模层及所述部分沟槽，图形化所述第二掩模层，在所述第二掩模层内形成通孔图形；沿着所述通孔图形进行干法刻蚀，形成部分通孔后去除所述第二掩模层，然后沿着所述部分沟槽和所述部分通孔进行刻蚀直至形成沟槽130和通孔120，最后向所述沟槽130及所述通孔120内填充导电层材料140。但是现有金属硬掩模层双大马士革工艺容易引起金属导电层空洞缺陷150或金属方块电阻变高的问题。分析所述空洞缺陷150产生的原因：金属互连结构的形成工艺采用的是金属硬掩模层的双大马士革一体化工艺(DualDamasceneAllinOneProcess)，但是，通过所述金属硬掩模层的双大马士革一体化工艺进行刻蚀后，所述刻蚀工艺形成的应力容易在所述金属硬掩模层内残留，尤其是低k介电层应用到互连结构中时，由于低k介电层的机械延展性较差，所述金属硬掩模层内残留的应力容易导致所述沟槽开口处的介电层向所述沟槽中心方向弯曲变形，进而导致所述沟槽开口处的尺寸过小(如图2所示)，随后向所述沟槽中沉积导电材料时，过小的沟槽开口容易使导电材料难以沉积进入所述沟槽内，从而在沟槽内还未填充满导电材料时先将沟槽开口处填满并封闭，继续沉积的导电材料无法进入沟槽内部而在金属导电层内形成空洞(Void)。所述金属导电层空洞缺陷容易使金属方块电阻升高，增加信号在各金属层间的RC延迟，阻碍信号传输；也可能引起金属导电层断路问题，从而影响半导体器件的可靠性问题，甚至引起产品的报废。为了解决上述技术问题，本专利技术提供一种半导体器件的制造方法，形成半导体衬底，所述半导体衬底中形成有待连接结构；在所述半导体衬底上形成介电层；在所述介电层上形成金属硬掩模层；以所述金属硬掩模层为掩模刻蚀所述介电层，在所述介电层内形成本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括：形成半导体衬底，所述半导体衬底中形成有待连接结构；在所述半导体衬底上形成介电层；在所述介电层上形成金属硬掩模层；以所述金属硬掩模层为掩模刻蚀所述介电层，在所述介电层内形成露出所述待连接结构的沟槽和通孔，所述沟槽底部和通孔顶部相连通且所述沟槽开口尺寸大于所述通孔开口尺寸；形成沟槽和通孔后，去除所述金属硬掩模层；去除所述金属硬掩模层后，向所述沟槽和通孔内填充导电材料，以形成互连结构。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：形成半导体衬底，所述半导体衬底中形成有待连接结构；在所述半导体衬底上形成介电层；在所述介电层上形成金属硬掩模层；以所述金属硬掩模层为掩模刻蚀所述介电层，在所述介电层内形成露出所述待连接结构的沟槽和通孔，所述沟槽底部和通孔顶部相连通且所述沟槽开口尺寸大于所述通孔开口尺寸；形成沟槽和通孔后，去除所述金属硬掩模层；去除所述金属硬掩模层后，向所述沟槽和通孔内填充导电材料，以形成互连结构。2.如权利要求1所述的半导体器件的制造方法，其特征在于，去除所述金属硬掩模层的工艺为干法刻蚀工艺或湿法刻蚀工艺。3.如权利要求2所述的半导体器件的制造方法，其特征在于，去除所述金属硬掩模层的工艺为干法刻蚀工艺，形成所述沟槽和通孔的步骤包括主刻蚀工艺，以及主刻蚀工艺之后的过刻蚀工艺；在主刻蚀工艺之后，过刻蚀工艺之前，采用第一刻蚀工艺去除所述金属硬掩模层；或者，在过刻蚀工艺之后，采用第二刻蚀工艺去除所述金属硬掩模层；或者，在主刻蚀工艺之后过刻蚀工艺之前进行第一刻蚀工艺且在过刻蚀工艺之后进行第二刻蚀工艺以去除所述金属硬掩模层。4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第一刻蚀工艺采用刻蚀气体或刻蚀气体与中性气体构成的混合气体进行刻蚀；所述第二刻蚀工艺采用刻蚀气体进行刻蚀。5.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第一刻蚀工艺为等离子体干法刻蚀，工艺温度为40℃至80℃，工艺低频功率为0W，工艺高频功率为100W至200W，压强为20mTorr至60mTorr，工艺时间为10秒至20秒。6.如权利要求4所述的半导体器件的制造方法，其特征在于，所述第一刻蚀工艺采用的刻蚀气体为CF4或NF3。7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述刻蚀气体的气体流量为100sccm至500sccm。8.如权利要求4所述的半导体器件的制造方法，其特征在于，所述第一刻蚀工艺采用刻蚀气体与中性气体构成的混合气体，所述刻蚀气体为CF4或NF3，所述中性气体为氩气、氦气或氮气。9.如权利要求8所述的半导体器件的制造...

【专利技术属性】
技术研发人员：胡敏达，周俊卿，何其暘，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31