包括片上错误校正码电路的存储器件和系统技术方案

一种片上逻辑块可以包括主机ECC电路，其被配置成基于主机奇偶校验位来校正错误。所述片上逻辑块可以包括存储器ECC电路，其被配置成基于存储器奇偶校验位来校正错误。

Memory device and system including on-chip error correcting code circuit

An on-chip logic block may include a host ECC circuit configured to correct errors based on a host parity bit. The on-chip logic block may include a memory ECC circuit configured to correct errors based on a memory parity bit.

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2015年11月2日向韩国知识产权局提交的申请号为10-2015-0153101的韩国申请的优先权，其全部内容通过引用合并于此。
各种实施例总体而言涉及一种片上逻辑块、系统和存储器件，并且更具体地，涉及一种包括ECC(错误校正码)电路的片上逻辑块、系统和存储器件。
技术介绍
通常，在存储器件和系统中，ECC(错误校正码)功能用于检测和校正在储存或读取数据的过程中可能发生的错误。ECC算法可以包括汉明码方案或BCH码方案，所述汉明码方案能够校正每单位数据的1位错误，所述BCH码方案能够校正多位错误。ECC功能用在作为代表易失性存储器件的DRAM和作为代表非易失性存储器件的快闪存储器二者中。通常，执行ECC功能的ECC电路不仅可以产生及储存数据位，还可以产生及储存奇偶校验位，通过使用奇偶校验位来判断要写入或读取的数据中是否发生错误，以及校正发生的错误。可以在主机与存储器件之间执行常规ECC操作。近来，正在开发其中多个芯片层叠以形成单个存储器件的3D存储器件，以增加数据存储容量。随着这种发展，存储器件的带宽正在显著增加。因此，可能有必要在存储器件中执行ECC操作，而不管主机如何。
技术实现思路
在一个实施例中，可以提供一种存储器件。所述存储器件可以包括片上逻辑块。所述存储器件可以包括核心区，其被配置成储存从片上逻辑块输出的数据。片上逻辑块可以包括主机ECC电路，其被配置成执行主机侧ECC操作。片上逻辑块可以包括存储器ECC电路，其被配置成执行存储器侧ECC操作。在一个实施例中，可以提供一种存储器件。所述存储器件可以包括逻辑裸片。所述存储器件可以包括与逻辑裸片层叠在一起的多个存储裸片。逻辑裸片可以包括主机ECC电路，其被配置成执行主机侧ECC操作。逻辑裸片可以包括存储器ECC电路，其被配置成执行存储器侧ECC操作。在一个实施例中，可以提供一种系统。所述系统可以包括主机以及被配置为与主机通信的存储器件。所述存储器件可以包括片上逻辑块。所述存储器件可以包括核心区，其被配置成储存从片上逻辑块输出的数据。片上逻辑块可以包括第一主机ECC电路，其被配置成执行主机侧ECC操作。片上逻辑块可以包括存储器ECC电路，其被配置成执行存储器侧ECC操作。在一个实施例中，可以提供片上逻辑块。所述片上逻辑块可以包括主机ECC电路，其被配置成基于主机奇偶校验位来校正错误。所述片上逻辑块可以包括存储器ECC电路，其被配置成基于存储器奇偶校验位来校正错误。附图说明图1为图示了根据一个实施例的系统的配置的示例代表的示图。图2为图示了根据一个实施例的系统的配置的示例代表的示图。图3为图示了根据一个实施例的系统的配置的示例代表的示图。图4为图示了根据一个实施例的系统的配置的示例代表的示图。图5为图示了根据一个实施例的系统的配置的示例代表的示图。图6为图示了根据一个实施例的系统的配置的示例代表的示图。具体实施方式各种实施例可以针对一种片上ECC(错误校正码)电路以及包括其的存储器件和系统，所述片上ECC电路能够执行主机侧ECC操作和存储器侧ECC操作二者，以及由此可以减少要储存在存储器件中的奇偶校验位的容量。在下文中，以下可以参照附图通过实施例的各种示例来描述包括片上ECC(错误校正码)电路的存储器件和系统。图1为图示了根据一个实施例的系统1的配置的示例代表的示图。参见图1，系统1可以包括主机110和存储器件120。主机110控制存储器件120，使得存储器件120可以执行各种操作。主机110和存储器件120可以执行数据通信。例如，主机110可以包括：中央处理单元(CPU)、图形处理单元(GPU)、存储器控制器、多媒体处理器(MMP)或者数字信号处理器(DSP)。主机110可以通过将具有各种功能的处理器芯片(例如，应用处理器)组合而实现为片上系统(Soc)的形式。存储器件120可以包括易失性存储器和非易失性存储器。易失性存储器可以包括：SRAM(静态RAM)、DRAM(动态RAM)或者SDRAM(同步DRAM)，而非易失性存储器可以包括：ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或者FRAM(铁电RAM)。主机110和存储器件120可以通过经由多个总线耦接而彼此通信。例如，主机110和存储器件120可以经由命令/地址总线131和数据总线132而耦接。主机110可以经由命令/地址总线131将命令/地址信号CMD/ADD提供至存储器件120，以控制存储器件120的操作。数据流DQ<0:n>可以经由数据总线132在两个方向上传送。例如，在存储器件120的写入操作中，主机110可以将命令/地址信号CMD/ADD和数据流DQ<0:n>传送至存储器件120。在存储器件120的读取操作中，主机110可以将命令/地址信号CMD/ADD传送至存储器件120，以及存储器件120可以将数据流DQ<0:n>传送至主机110。主机110可以包括物理层(未示出)作为用于与存储器件120通信的接口电路。主机110可以包括ECC电路111，其用于利用数据流DQ<0:n>的数据来校正可能发生的错误，以及执行编码。数据流DQ<0:n>可以包括关于主机110要储存在存储器件120中的数据的信息和关于主机奇偶校验位的信息。存储器件120可以包括片上逻辑块121和核心区122。片上逻辑块121可以包括各种逻辑电路，其用于允许存储器件120顺利地执行与主机110的数据通信。在一个实施例中，片上逻辑块121可以为作为接口电路的物理层，其用于允许存储器件120与主机110通信，但是片上逻辑块121的种类和功能不限制于此。片上逻辑块121可以包括ECC电路141，其校正在主机110与存储器件120之间发射和接收的数据流DQ<0:n>上的数据中可能发生的错误及执行编码，以及校正在片上逻辑块121与核心区122之间发射和接收的数据中可能发生的错误及执行编码。在一个实施例中，主机110与存储器件120之间的数据带宽可以与存储器件120(即，在片上逻辑块121与核心区122之间)中的数据带宽不同。核心区122可以储存从主机110传送来的数据流DQ<0:n>上的数据。核心区122可以包括用于储存数据的多个存储单元阵列151和用于储存用于ECC操作的奇偶校验位的多个奇偶校验位阵列152。奇偶校验位信息可以具有比数据信息小的容量，因而，多个存储单元阵列151的面积和容量可以比多个奇偶校验位阵列152的面积和容量大。ECC电路141可以执行主机侧ECC操作和存储器侧ECC操作二者。ECC电路141可以包括能够执行与ECC电路111相对应的操作的算法，以及可以包括用于执行存储器件120的ECC操作的算法。例如，当数据流DQ<0:n>从主机110传送至存储器件120时，ECC电路141可以对数据流DQ<0:n>解码，以及产生不包括主机奇偶校验位的数据。ECC电路141可以本文档来自技高网...

【技术保护点】
一种存储器件，包括：片上逻辑块；以及核心区，被配置成储存从片上逻辑块输出的数据，所述片上逻辑块包括：主机错误校正码ECC电路，被配置成执行主机侧ECC操作；以及存储器ECC电路，被配置成执行存储器侧ECC操作。

【技术特征摘要】
2015.11.02 KR 10-2015-01531011.一种存储器件，包括：片上逻辑块；以及核心区，被配置成储存从片上逻辑块输出的数据，所述片上逻辑块包括：主机错误校正码ECC电路，被配置成执行主机侧ECC操作；以及存储器ECC电路，被配置成执行存储器侧ECC操作。2.根据权利要求1所述的存储器件，其中，主机ECC电路包括：第一ECC解码器，被配置成对从主机传送来的数据流解码，以及产生输入数据；以及第一ECC编码器，被配置成对输出数据编码，以及产生要被输出至主机的数据流。3.根据权利要求2所述的存储器件，其中，从主机传送来的数据流包括关于要被储存在存储器件中的数据的信息以及与主机奇偶校验位相对应的信息。4.根据权利要求2所述的存储器件，其中，要被传送至主机的数据流包括关于输出数据的信息以及与主机奇偶校验位相对应的信息。5.根据权利要求2所述的存储器件，其中，存储器ECC电路包括：第二ECC编码器，被配置成对输入数据编码，以及产生写入数据和存储器奇偶校验位；以及第二ECC解码器，被配置成对读取数据和存储器奇偶校验位解码，以及产生输出数据。6.根据权利要求1所述的存储器件，其中，核心区包括：存储单元阵列，所述存储单元阵列中的每个被配置成储存写入数据；以及奇偶校验位阵列，所述奇偶校验位阵列中的每个被配置成储存存储器奇偶校验位。7.根据权利要求6所述的存储器件，其中，核心区不储存主机奇偶校验位。8.一种存储器件，包括：逻辑裸片；以及多个存储裸片，与逻辑裸片层叠在一起，所述逻辑裸片包括：主机错误校正码ECC电路，被配置成执行主机侧ECC操作；以及存储器ECC电路，被配置成执行存储器侧ECC操作。9.根据权利要求8所述的存储器件，其中，主机ECC电路包括：第一ECC解码器，被配置成对从主机传送来的数据流解码，以及产生输入数据；以及第一ECC编码器，被配置成对输出数据编码，以及产生要被输出至主机的数据流。10.根据权利要求9所述的存储器件，其中，从主机传送来的数据流包括关于要被储存在存储器件中的数据的信息以及与主机奇偶校验位相对应的信息。11.根据权利要求9所述的存储器件，其中，要被传送至主机的数据流包括关于输出数据...

【专利技术属性】
技术研发人员：白珍浩，金壮律，朴一，李好均，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR