芯片可测性端口电路制造技术

芯片可测性端口电路，包括：正常输出电路和测试输出电所述正常输出电路包括高电平采集电路、低电平采集电路及信号输出电所述信号输出电路包括上拉电路、上拉保护电路、下拉电路和下拉保护电所述测试输出电路包括第一传输门、第二传输门和阶梯开关，第一、第二传输门的P管控制端的P管控制端与第一测试选择信号端相连，第一、第二传输门的N管控制端与第二测试选择信号端相连，测试信号传输至第一传输门的输入端，第一传输门的输出端与第二传输门的输入端相连，第二传输门的输出端与芯片的数据输出端相连；阶梯开关的源极与第一传输门的输出端相连，漏极接地，栅极与第一测试选择信号端相连。本实用新型专利技术可以对芯片进行快速、方便、可靠的测试。

【技术实现步骤摘要】

本技术属于电子电路
，尤其涉及一种芯片可测性输出端口电路。
技术介绍
随着集成电路技术的发展，芯片的设计越来越复杂，为了使测试成本保持在合理的限度内，在芯片设计时可采用可测性设计技术，如何能够快速方便的得到芯片各项测试向量是业内急需解决的问题之一。
技术实现思路
本技术的目的在于提供一种可以快速可靠地对芯片进行测试及输出测试量的可测性端口电路。为了实现上述目的，本技术采取如下的技术解决方案：芯片可测性端口电路，包括：正常输出电路和测试输出电路；所述正常输出电路包括高电平采集电路、低电平采集电路及信号输出电路，其中，所述高电平采集电路包括两输入的与非门、第一反向器及第二反向器，所述与非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第一反向器相连，第一反向器的输出端与第二反向器的输入端相连；所述低电平采集电路包括两输入的或非门、第三反向器及第四反向器，所述或非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第三反向器相连，第三反向器的输出端与第四反向器的输入端相连；所述信号输出电路包括上拉电路、上拉保护电路、下拉电路和下拉保护电路，所述上拉保护电路包括第一PMOS管、第二PMOS管和第一NMOS管，所述第一PMOS管的源极和栅极连接电源，漏极与第二PMOS管的源极相连；所述第二PMOS管的栅极与芯片的数据输出端相连，漏极与第一NMOS管的源极相连；所述第一NMOS管的栅极和电源相连，漏极接地；所述上拉电路包括第四PMOS管和第五PMOS管，所述第四PMOS管的栅极与第二反向器的输出端相连，源极与电源相连，漏极与第五PMOS管的源极相连；所述第五PMOS管的栅极与第二PMOS管的漏极相连，漏极与芯片的数据输出端相连；所述下拉保护电路包括第三PMOS管、第二NMOS管和第三NMOS管，所述第三PMOS管的源极与电源相连，栅极接地，漏极与第二NMOS管的源极相连；所述第二NMOS管的栅极与芯片的数据输出端相连，漏极与第三NMOS管的源极相连；所述第三NMOS管的栅极和漏极接地；所述下拉电路包括第四NMOS管和第五NMOS管，所述第四NMOS管的源极与第五PMOS管的漏极相连，栅极与第三PMOS管的漏极相连，漏极与第五NMOS管的源极相连，第四NMOS管的漏极与芯片的数据输出端相连；所述第五NMOS管的栅极与第四反向器的输出端相连，漏极接地；所述测试输出电路包括第一传输门、第二传输门和阶梯开关，所述第一传输门的P管控制端、第二传输门的P管控制端与第一测试选择信号端相连，所述第一传输门的N管控制端、第二传输门的N管控制端与第二测试选择信号端相连，测试数据信号TEST_DATA传输至第一传输门的输入端，所述第一传输门的输出端与第二传输门的输入端相连，所述第二传输门的输出端与芯片的数据输出端相连；所述阶梯开关的源极与所述第一传输门的输出端相连，漏极接地，栅极与第一测试选择信号端相连。更具体的，所述数据输出端上连接有上拉ESD保护电路和下拉ESD保护电路，其中，所述上拉ESD保护电路包括第六PMOS管、第七PMOS管、第八PMOS管和第七NMOS管，所述第八PMOS管的漏极与芯片的数据输出端相连，源极与第七PMOS管的漏极相连，栅极与电源相连；所述第七PMOS管的栅极和源极与电源相连；所述第六PMOS管的源极与电源相连，栅极接地，漏极与芯片的数据输出端相连，所述第七NMOS管的漏极与芯片的数据输出端相连，源极和栅极与电源相连；所述下拉ESD保护包括第八NMOS管和第九NMOS管，所述第八NMOS管的栅极经第五电阻与电源相连，源极与第九NMOS管的漏极相连，漏极与芯片的数据输出端相连；所述第九NMOS管的栅极经第六电阻后接地，源极接地。更具体的，所述第二NMOS管的栅极经串联的第二电阻和第一电阻与芯片的数据输出端相连，并通过第六NMOS管形成的电容接地。更具体的，所述第二传输门的输出端经串联的第四电阻和第三电阻与芯片的数据输出端相连。更具体的，芯片的数据信号经过一级缓冲器后，输入至高电平采集电路和低电平采集电路中。由以上技术方案可知，本技术的输出端口电路具有正常输出电路和测试输出电路，通过测试模式控制信号控制正常输出电路或测试输出电路，在不增加芯片的端口数目以及面积的基础上实现芯片可测性设计，使芯片具有快速、方便、可靠的测试功能，降低了芯片的测试成本，提高了芯片的可靠性和稳定性。附图说明为了更清楚地说明本技术实施例，下面将对实施例或现有技术描述中所需要使用的附图做简单介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本技术实施例的电路框图；图2为本技术工作流程图。以下结合附图对本技术的具体实施方式作进一步详细地说明。具体实施方式如图1所示，本技术的芯片可测性端口电路包括正常输出电路Ⅰ和测试输出电路Ⅱ，正常输出电路Ⅰ在芯片没有进入测试模式的情况下输出芯片正常工作时的功能数据信号，当芯片进入测试模式后，由测试输出电路Ⅱ输出对应的测试向量数据，将测试数据信号输出到测试机上完成对芯片的测试。正常输出电路Ⅰ和测试输出电路Ⅱ的切换由测试模式控制信号控制。正常输出电路Ⅰ包括高电平采集电路、低电平采集电路及信号输出电路，芯片的数据信号经过一级缓冲器B1后，输入至高电平采集电路和低电平采集电路中。高电平采集电路包括与非门A1、第一反向器I2及第二反向器I3，本实施例的与非门A1为一个两输入的与非门，与非门A1的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，与非门A1的输出端与第一反向器I2相连，第一反向器I2的输出端与第二反向器I3的输入端相连。低电平采集电路包括或非门A2、第三反向器I4及第四反向器I5，或非门A2为两输入或非门，或非门A2的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，或非门A2的输出端与第三反向器I4相连，第三反向器I4的输出端与第四反向器I5的输入端相连。信号输出电路由上拉电路、上拉保护电路、下拉电路和下拉保护电路组成，高电平采集电路将数据信号输出到上拉电路中，低电平采集电路将数据信号输入到下拉电路中。上拉保护电路包括第一PMOS管P1、第二PMOS管P2和第一NMOS管N1，第一PMOS管P1的源极和栅极连接电源VDD，漏极与第二PMOS管P2的源极相连。第二PMOS管P2的栅极与芯片的数据输出端OUT相连，形成一个反馈，第二PMOS管P2的漏极与第一NMOS管N1的源极相连，第二PMOS管P2的漏极同时与上拉电路相连。第一NMOS管N1的栅极和电源VDD相连，第一NMOS管N1的漏极接地。上拉电路包括第四PMOS管P4和第五PMOS管P5，第四PMOS管的栅极与第二反向器I3的输出端相连，源极与电源VDD相连，漏极与第五PMOS管P5的源极相连。第五PMOS管P5的栅极与第二PMOS管P2的漏极相连，第五PMOS管P5的漏极与芯片的数据输出端OUT相连。上拉电路输出强“1”的数字信号。下拉保护电路包括第三PMOS管P3、第二NMOS管N2和第三NMOS管N本文档来自技高网...

【技术保护点】
芯片可测性端口电路，其特征在于，包括：正常输出电路和测试输出电路；所述正常输出电路包括高电平采集电路、低电平采集电路及信号输出电路，其中，所述高电平采集电路包括两输入的与非门、第一反向器及第二反向器，所述与非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第一反向器相连，第一反向器的输出端与第二反向器的输入端相连；所述低电平采集电路包括两输入的或非门、第三反向器及第四反向器，所述或非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第三反向器相连，第三反向器的输出端与第四反向器的输入端相连；所述信号输出电路包括上拉电路、上拉保护电路、下拉电路和下拉保护电路，所述上拉保护电路包括第一PMOS管、第二PMOS管和第一NMOS管，所述第一PMOS管的源极和栅极连接电源，漏极与第二PMOS管的源极相连；所述第二PMOS管的栅极与芯片的数据输出端相连，漏极与第一NMOS管的源极相连；所述第一NMOS管的栅极和电源相连，漏极接地；所述上拉电路包括第四PMOS管和第五PMOS管，所述第四PMOS管的栅极与第二反向器的输出端相连，源极与电源相连，漏极与第五PMOS管的源极相连；所述第五PMOS管的栅极与第二PMOS管的漏极相连，漏极与芯片的数据输出端相连；所述下拉保护电路包括第三PMOS管、第二NMOS管和第三NMOS管，所述第三PMOS管的源极与电源相连，栅极接地，漏极与第二NMOS管的源极相连；所述第二NMOS管的栅极与芯片的数据输出端相连，漏极与第三NMOS管的源极相连；所述第三NMOS管的栅极和漏极接地；所述下拉电路包括第四NMOS管和第五NMOS管，所述第四NMOS管的源极与第五PMOS管的漏极相连，栅极与第三PMOS管的漏极相连，漏极与第五NMOS管的源极相连，第四NMOS管的漏极与芯片的数据输出端相连；所述第五NMOS管的栅极与第四反向器的输出端相连，漏极接地；所述测试输出电路包括第一传输门、第二传输门和阶梯开关，所述第一传输门的P管控制端、第二传输门的P管控制端与第一测试选择信号端相连，所述第一传输门的N管控制端、第二传输门的N管控制端与第二测试选择信号端相连，测试数据信号TEST_DATA传输至第一传输门的输入端，所述第一传输门的输出端与第二传输门的输入端相连，所述第二传输门的输出端与芯片的数据输出端相连；所述阶梯开关的源极与所述第一传输门的输出端相连，漏极接地，栅极与第一测试选择信号端相连。...

【技术特征摘要】
1.芯片可测性端口电路，其特征在于，包括：正常输出电路和测试输出电路；所述正常输出电路包括高电平采集电路、低电平采集电路及信号输出电路，其中，所述高电平采集电路包括两输入的与非门、第一反向器及第二反向器，所述与非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第一反向器相连，第一反向器的输出端与第二反向器的输入端相连；所述低电平采集电路包括两输入的或非门、第三反向器及第四反向器，所述或非门的一个输入端接收芯片的数据信号，另一个输入端接收测试模式控制信号，输出端与第三反向器相连，第三反向器的输出端与第四反向器的输入端相连；所述信号输出电路包括上拉电路、上拉保护电路、下拉电路和下拉保护电路，所述上拉保护电路包括第一PMOS管、第二PMOS管和第一NMOS管，所述第一PMOS管的源极和栅极连接电源，漏极与第二PMOS管的源极相连；所述第二PMOS管的栅极与芯片的数据输出端相连，漏极与第一NMOS管的源极相连；所述第一NMOS管的栅极和电源相连，漏极接地；所述上拉电路包括第四PMOS管和第五PMOS管，所述第四PMOS管的栅极与第二反向器的输出端相连，源极与电源相连，漏极与第五PMOS管的源极相连；所述第五PMOS管的栅极与第二PMOS管的漏极相连，漏极与芯片的数据输出端相连；所述下拉保护电路包括第三PMOS管、第二NMOS管和第三NMOS管，所述第三PMOS管的源极与电源相连，栅极接地，漏极与第二NMOS管的源极相连；所述第二NMOS管的栅极与芯片的数据输出端相连，漏极与第三NMOS管的源极相连；所述第三NMOS管的栅极和漏极接地；所述下拉电路包括第四NMOS管和第五NMOS管，所述第四NMOS管的源极与第五PMOS管的漏极相连，栅极与第三PMOS管的漏极相连，漏极与第五NMOS管的源极相连，第四NMOS管的漏极与芯片的数据输出端相连；所述第五NMOS管的...

【专利技术属性】
技术研发人员：张巍，薛雷，吴海强，
申请(专利权)人：珠海中慧微电子股份有限公司，
类型：新型
国别省市：广东;44